9.1 晶圓廠建造成本的天價飆升：單體晶片（Monolithic Die）面積過大帶來的良率災難#

一座先進晶圓廠的造價，已超過一艘航空母艦。當晶片的面積越做越大，物理與經濟的兩道牆同時逼近——於是工程師決定：把一顆大晶片，拆成幾顆小的。

一、晶圓廠的軍備競賽#

先進製程的投資門檻呈指數上升：

年代	關鍵節點	一座晶圓廠造價（約）
1990	0.8 μm	3 億美元
2000	180 nm	20 億美元
2010	28 nm	40–60 億美元
2020	5 nm	150–200 億美元
2025	2 nm / GAA	200–300 億美元

驅動天價的技術因素：EUV 微影機（一台 1.5–3.8 億美元，全球只有 ASML 能造）、十餘道多重曝光、數百種新材料與量測設備。能參與先進製程的玩家從 1990 年代的數十家，縮減到 2020 年代的個位數（台積電、三星、Intel；純設計公司如 AMD、蘋果、輝達全部交由代工）。產業結構的劇變，本身就是後摩爾時代的第一個徵兆。

二、良率的數學：為什麼大晶片是災難#

晶圓製造的本質是統計過程：每單位面積的「缺陷點」（灰塵、雜質、製程瑕疵）大致均勻分佈。一顆晶片只要踩到一個缺陷點就整顆報廢。良率的近似公式（柏松模型）：

\[Y = e^{-D \cdot A}\]

（\(D\)＝缺陷密度，\(A\)＝晶片面積）

代入直覺數字：\(D = 0.1\) 個/cm² 時——

\(A = 1\,\text{cm}^2\)（小晶片）：\(Y = e^{-0.1} \approx 90\%\)
\(A = 8\,\text{cm}^2\)（旗艦單體晶片）：\(Y = e^{-0.8} \approx 45\%\)
\(A = 15\,\text{cm}^2\)（超大 GPU/HBM 級）：\(Y = e^{-1.5} \approx 22\%\)

面積翻倍，良率不是減半，而是斷崖式下跌。 而成本近似「晶片面積 ÷ 良率」：

\[\text{每顆成本} \propto \frac{A}{Y} = \frac{A}{e^{-DA}} \quad \Rightarrow \quad \text{面積越大，成本爆炸性上升}\]

再加上「邊角損失」（方形晶片貼在圓形晶圓上的浪費）、以及晶片越大能用的邊角晶片越少——單體晶片（monolithic）的路線在 1–2 cm² 以上就開始經濟性惡化。

三、時代需求偏偏要更大的晶片#

雪上加霜的是：市場就是想要大晶片——

AI 加速器（H100、MI300X）：800+ mm² 的巨型 die；
伺服器 CPU：百核級、數百 mm²；
HBM 記憶體：與邏輯晶片緊密共封，傳統封裝塞不下。

需求（更大）與經濟性（越大越糟）正面相撞。工程師的解法只有兩條： 1. 改進製程降低 \(D\)（極限有限，且越先進的製程缺陷密度初期反而越高）； 2. 換一個思路：把大晶片拆小（Chiplet），再用先進封裝拼回去。

四、制度的推手：UCIe 與生態標準#

Chiplet 模式需要一個前提：不同家的晶片能互相拼裝，於是需要開放的互連標準。2022 年，Intel、AMD、台積電、三星、ARM、微軟、Google 等世仇級企業罕見地攜手成立 UCIe 聯盟（Universal Chiplet Interconnect Express），制定晶片間互連規格。

這件事的制度意義堪比 1981 年的 IBM PC 開放架構：當單體製造的經濟性失效，產業只能選擇模組化與開放標準。半導體業從「垂直整合的帝國」走向「水平分工的邦聯」——設計、製造、封裝、IP 各司其職，Chiplet 市場預計十年內達數百億美元。

五、台灣與地緣的角色#

先進封裝的地理集中度比邏輯製程更極端：CoWoS 產能長期由台積電獨占，AI 晶片（輝達、AMD、博通）全部依賴它。2023–24 年「CoWoS 產能荒」成為全球 AI 產業的實質瓶頸，台積電被迫大舉擴產。先進封裝取代先進製程，成為新的戰略 chokepoint——這是地緣政治視角下，後摩爾時代最重要的權力轉移。

歷史因果鏈：晶圓廠天價 → 玩家出清 → 大晶片良率災難（指數數學）→ AI 時代偏偏要大 → 拆解成 Chiplet + 先進封裝 → UCIe 開放標準 → 台灣掌握新 chokepoint。下一節：AMD 用這套數學完成史上最戲劇性的逆襲。