9.3 台積電 CoWoS 與 3D 堆疊封裝：在垂直空間中延續算力神話的封裝工程#

過去五十年，晶片在平面上越縮越小；未來五十年，晶片將往上疊、往旁拼——封裝，從產業的配角變成主角。

一、封裝的角色升級#

傳統封裝的任務卑微而關鍵：把晶片（die）保護起來、把微小的焊墊接到電路板、把熱導出去。它是「包裝紙」。

後摩爾時代，封裝升級為系統整合平台——多顆 die 之間的互連、頻寬、散熱、功耗分配，全部在封裝層解決。台積電自 2008 年起布局先進封裝（開發副總余振華團隊），核心產品線：

二、CoWoS：AI 時代的實質瓶頸#

輝達的 H100/A100 之所以能整合「巨型 GPU die + 5–6 顆 HBM 記憶體」，靠的正是 CoWoS：

flowchart TB
    subgraph 封裝結構（由下而上）
        SUB[基板 Substrate] --> INT[矽中介層<br/>密集金屬互連]
        INT --> D1[GPU 巨型 die]
        INT --> D2[HBM×5-6<br/>高頻寬記憶體]
    end

矽中介層的意義：HBM 與 GPU 之間需要數千條超細互連（線寬 < 1μm），有機基板做不到，矽晶圓本身的金屬層可以。代價是：整個封裝要一整片矽中介層——產能受限。

2023 年 AI 浪潮爆發，CoWoS 產能成為全球 AI 晶片供應的實質瓶頸：輝達缺的不是 GPU die，是 CoWoS 產能。台積電一年內將 CoWoS 產能翻倍以上，並在台灣、日本（熊本）、美國（亞利桑那）擴產。封裝產能取代先進製程，成為新的戰略資源。

三、3D 堆疊：hybrid bonding 的毫微級魔術#

並排（2.5D）之後是疊高（3D）。關鍵技術 hybrid bonding（混合鍵合）：

• 傳統微凸塊（micro-bump）互連的間距極限約 10μm；
• hybrid bonding 直接把兩片矽的銅墊熔接（銅-銅直接鍵合），間距可到 <1μm；
• 沒有凸塊＝沒有多餘寄生電容與延遲，層間互連密度提升百倍。

代表案例：

1. AMD 3D V-Cache（2022，與台積電 SoIC 合作）：64–96MB 的 L3 快取堆疊在 CPU die 上，遊戲效能平均提升 15%+；
2. AMD MI300X（2023）：CPU die + GPU die + 12 顆 HBM 疊在同一封裝，行動記憶體 192GB——「把整台小型伺服器塞進一個封裝」；
3. NAND/DRAM 的 3D 化：記憶體產業已全面 3D（3D NAND 數百層、HBM 疊 8–12 層）——「往上蓋樓」已是記憶體的標準做法，邏輯正在跟進。

四、散熱與良率的新難題#

3D 堆疊的代價：

1. 散熱地獄：堆疊後底層 die 的熱要穿過上層才能散出——MI300X 的封裝功耗 700W+，散熱方案（液冷、均熱板、die 內溫度感測）成為核心工程；有研究者稱之為「熱牆」——繼功耗牆之後的下一堵牆；
2. KGD（Known Good Die）經濟學：拼裝多顆 die，任何一顆失敗整體報廢——良率管理從晶圓廠延伸到封裝廠，測試與品管流程徹底重塑；
3. 測試複雜化：3D 疊層內部的 die 無法個別觸測，測試策略必須在鍵合前後分階段設計。

五、地理與地緣#

先進封裝的地理集中度極高：CoWoS/SoIC 由台積電主導，HBM 由 SK 海力士（韓國）主導，EUV 由 ASML（荷蘭）主導——後摩爾時代的供應鏈 chokepoint 從單點（先進製程）變成多點協同的鎖鏈（荷蘭光學＋韓國記憶體＋台灣封裝）。各國的「去風險」策略（美國 CHIPS 法案、日本 Rapidus、歐盟晶片法）都把先進封裝列為重點——因為這是入門門檻相對較低、但價值急升的賽道。

歷史因果鏈：良率數學逼出 Chiplet（9.1–9.2）→ 先進封裝接手整合 → CoWoS 成為 AI 瓶頸 → 3D hybrid bonding 開啟垂直時代 → 熱牆與 KGD 新難題 → 封裝成為地緣戰略資源。硬體的下一步已經清楚；下一章，我們轉向另一條戰線：開源指令集。