第 3 章 Mead–Conway 與設計解耦革命#
3.2 結構化設計方法論（Structured Design）：用邏輯門與暫存器傳輸級（RTL）替代底層電晶體幾何#
3.2.1 「結構」作為第一公民#
Mead–Conway 的第二項遺產是結構化設計方法論（structured design methodology）：把晶片設計由「單一大平面幾何」重構成「層次的、模組的、可重複使用的組合」。其具體手法包括：
- 單元庫思想（cell library）：先以精細手法設計少數幾個最佳化的基本 cell（反相器、NAND、DFF），其餘設計只引用而不重畫——這正是標準單元（standard cell）流程的前身，也是 GDSII 的 SREF 概念（2.1）被升華成設計哲學；
- 資料路徑／控制邏輯分離（datapath / controller）：把數字運算結構與控制流拆開，各自最佳化；
- 時鐘化同步（two-phase clocking）：以嚴格的鐘相位規則避免競態，使得「正確性可以被簡單規則保證」。
這些手法共同指向一個目標：讓設計正確性從「大師直覺」變成「機械可檢驗」。
3.2.2 RTL：以「何時讀、何時寫」定義晶片#
結構化設計的高階表現，即為 RTL（Register-Transfer Level）：以暫存器為節點，描述資料在鐘脈之間如何被移動與轉換。數學上，一個 RTL 模組可寫成：
\[ Q^{next} = f(Q, \; inp, \; clk) \]
其中 \(Q\) 為所有暫存器狀態、\(clk\) 為鐘。這個抽象的魔法在於：
| 層次 | 描述什麼 | 一個 RAM 模組需要幾行？ |
|---|---|---|
| 電晶體幾何（GDSII） | 每個電晶體的位置形狀 | 數萬個多邊形 |
| 邏輯門網表 | 邏輯門連接 | 數千個閘 |
| RTL | 暫存器之間的資料流 | 約 20–50 行 |
每上升一層抽象，描述語言的長度縮短 2–3 個數量級。這是 EDA 生產力倍增的數學本質，也是後來邏輯綜合（第 4 章）能賣錢的根本原因：同樣的晶片，用高階語言寫一個月，和用幾何畫兩年，結果在功能上是等價的。
3.2.3 方法論的商業市場化：「Design Methodology」成為可販售品#
1970 年代末，這些概念還在大學；1980 年代初，它開始被「包裝」：
- Mead-Conway LSI 課程講義在大學間流傳，超過 100 所學校採用；
- 「矽編譯器（Silicon Compiler）」的創業潮：如 Silicon Compilers Inc.（Carver Mead 之弟子 David Johannsen 等人創立）宣稱能由高階描述自動產出晶片——雖然當時技術還不成熟，但這批創業公司培育了日後 Synopsys、Cadence 的骨幹人員；
- 內部工具跨出大廠：IBM、Bell Labs 等內部結構化設計思想流向矽谷。
3.2.4 思想史定位：從「工業機密」到「可傳播科學」#
將 Mead–Conway 放在科學史的視角下：他們做的事與 Frederick Taylor 的科學化管理、或 Knuth 定義演算法學科類似——把一門「個人技藝」重新定義為「有方法論、有教科書、有可驗證標準的學科」。這種轉型必須要有三種社會條件同時成立：
- 技術條件：MOS 製程已足夠規則、可參數化；
- 經濟條件：美國國防部（DARPA）與 NSF 正在尋找「讓民間大學太空總署風格快速設晶片」的管道；
- 文化條件：1980 年代的矽谷個人電腦革命氛圍——「人人可以擁有一台電腦」的思想自然外溢為「人人可以設計一枚晶片」。
3.2.5 前因後果#
- 前因：3.1 的解耦哲學＋GDSII 的層次引用（2.1）＋SPICE 已建立「先模擬後實做」習慣（2.3）。
- 事件：結構化設計、cell library、RTL 抽象的確立與散播。
- 後果：RTL 成為 IC 工程師的母語，直接為 Verilog/VHDL（4.2）與邏輯綜合（4.1、4.3）鋪路；EDA 的中心問題從「幫人畫圖」升級為「翻譯人的意圖」——這是整個 Synopsys 帝國的哲學基石。