第 4 章　邏輯綜合（Logic Synthesis）革命與 Synopsys 的崛起（1980 年代）#

本章導言#

1980 年代的前半，抽象哲學（第 3 章）已經準備好了「設計應該用高階語言寫」的空氣；但讓它變成產業現實的，是一個看起來艱澀的研究領域——組合邏輯的最佳化演算法——以及一位在 GE 服役的年輕比利時工程師 Aart de Geus。本章三節：4.1 講 Synopsys 的誕生；4.2 講 Verilog 與 VHDL 的語言之爭；4.3 講 Design Compiler 如何成為全球 IC 設計的樞紐。

4.1 艾奇·德蓋斯（Aart de Geus）與 Synopsys 的誕生：用演算法將高階代碼自動轉換成門級網表#

4.1.1 GE 的內部工具：一段被忽略的學院地基#

Aart de Geus 在 1970 年代於瑞士與美國求學，1978 年加入 GE 的微電子中心（位於北卡羅來納 RTP），參與該團隊自製的邏輯綜合工具（內部名稱 SOIS / SOLVEX 系）。GE 團隊的洞見簡單而深刻：

既然工程師這麼喜歡用 RTL 描述電路，那麼「由 RTL 自動生成一個滿足時序、面積、功耗約束的最佳邏輯網表」就應該是一個商業產品，而不是 GE 電腦內部的一支默默無聞的工具。

當 GE 在 1980 年代中期被迫收縮微電子業務時，de Geus 選擇帶著這個想法創業。

4.1.2 1986：Optimal Solutions → Synopsys#

1986 年，de Geus 與少數幾位同事在北卡羅來納成立 Optimal Solutions（後更名 Synopsys）。創業前提是不落俗套的：他們不做工作站、不做版圖工具，而是做一件當時看起來脾氣古怪的事——賣一本「翻譯器」：

\[ \text{RTL 描述} \xrightarrow{\mathrm{邏輯綜合}} \text{門級網表（滿足時序／面積／功耗約束）} \]

初期的商業環境極度 hostile：

懷疑論：多數設計師相信「自動綜合出來的電路比人手畫的差」；
渠道缺乏：當時無所謂 EDA 市場，各公司只是偶而採購內部工具；
競爭資本：既有大公司（如 Mentor、Valid）也在模仿開發。

4.1.3 命運的兩張王牌：VHDL 與 ASIC 革命#

Synopsys 的快速崛起依靠兩個同時發生的外部事件——運氣與時代的合奏：

VHDL 變成標準（IEEE 1076-1987）：當美軍標（MIL-STD-454 等）要求防務供應商以 VHDL 交付設計，突然間千萬行高階代碼湧現，但市場上幾乎沒有高水準的綜合工具。Synopsys 抓住這時刻成為 VHDL 綜合的代名詞；
ASIC（專用積體電路）革命：LSI Logic（1981 年創立）、VLSI Technology 等 gate-array / standard cell 公司快速成長，導致一個新職業「ASIC 設計師」大量湧現——他們不是版圖高手，把自己的產能迫切需要自動化。

4.1.4 商業策略：賣「方法論」而不只賣工具#

de Geus 為人稱道的一個創業洞見是：把工具戲劇化為「設計方法論」。Synopsys 早期大量投資於：技術論文、應用講座、「綜合學」（synthesis methodology）白皮書、甚至協助客戶建立設計流程。這形成一個持久的品牌效應：許多工程師把 Synopsys 當成 EDA 的知識來源，而不只是一個供應商。這也是後來 Synopsys 能連續數十年位居 EDA 營收龍頭的文化基礎。

4.1.5 前因後果#

前因：GE 的內部工具＋第 3 章的 RTL 文化＋ASIC 需求井噴。
事件：1986 年創立、以 VHDL 綜合切入市場。
後果：邏輯綜合成為產業必備品（4.3）；「高階語言亂寫、工具自動最佳化」成為新產業常態，工程師角色由「畫圖者」轉變為「表達者」。

下一節：4.2 Verilog 與 VHDL 語言之爭

第 4 章 邏輯綜合（Logic Synthesis）革命與 Synopsys 的崛起（1980 年代）#