第 4 章　邏輯綜合革命與 Synopsys 的崛起#

4.2 Verilog 與 VHDL 語言之爭：硬體描述語言（HDL）如何改變工程師寫晶片的方式？#

4.2.1 兩條相異的譜系：軍用委員會 vs. 矽谷草根#

1980 年代中期，兩種硬體描述語言（HDL）從截然不同的制度脈絡中誕生：

	VHDL	Verilog
起源	美國國防部 VHSIC 計畫（Very High Speed Integrated Circuits）委託開發	Gateway Design Automation（Phil Moorby 等）公司內部開發
首次發佈	1980s 初期草案／1987 年成 IEEE 1076	1984 年首版，隨 Verilog-XL 模擬器（1985–86）商用
設計哲學	強型別、結構嚴謹、防務層級審查文化	弱型別、面向模擬、接近 C 語言手感
制度推手	國防供應商若要投標需以 VHDL 交付	Cadence 收購 Gateway 後於 1990 年開放 Verilog 語言，1995 年成 IEEE 1364

兩條路線的差異是政治學的差異：VHDL 是自上而下的制度訂單（國防要求標準互通），Verilog 是自下而上的工具擴散（先有好用的模擬器，語言跟著工具擴散）。

4.2.2 「模擬器綁定語言」的商業智慧#

Verilog 之所以贏得民心，關鍵在 Verilog-XL：它速度快、上手容易、錯誤訊息友善——工程師是用手指投票的。而 Gateway 於 1990 年被 Cadence 收購後，Cadence 做出一個震撼業界的決定：把 Verilog 語言開放，成立 Open Verilog International（OVI），讓全世界任何 EDA 公司都能使用。這是一個放棄語言壟斷、換取生態統治的戰略：

語言開放 → 全行業採用 Verilog；
但高階模擬器（Verilog-XL）與驗證工具仍是 Cadence 的印鈔機；
最後語言本身 1995 年加速通過為 IEEE 1364。

這一招後來成為商業教科書案例，也預示了後來 Clipper／Java／開源運動的類似戰略模式。

4.2.3 HDL 改寫工程師的角色#

在 HDL 普及之前，設計師的心聲是「我畫出自動化版圖」；HDL 之後則是「我描述行為，工具畫」：

// 8 位元之加法器（RTL）
module adder8 (a, b, sum);
  input  [7:0] a, b;
  output [7:0] sum;
  assign sum = a + b;   // 工具自動生成進位鏈
endmodule

這種描述的生產力躍升是驚人的：同一個 8 位元加法器，用 \(n\) 個電晶體的幾何描述要寫數百行座標，而 RTL 只用 5 行。工程师角色從「幾何藝術家」轉向「意圖的作者」——這種角色重構也帶來一個深遠的副作用：設計正確性從此依賴工具的翻譯層。工具出錯時，設計者幾乎無法察覺——EDA 公司必須承擔「信任的服務」。這個「工具可信」的信任經濟，正是EDA 三巨頭能長期收取高價授權費的制度基礎。

4.2.4 語言之爭的制度結局：並存與融合#

純粹的勝負其實沒有發生。到 1990 年代末：

美國／亞洲的 ASIC 與 SoC 界多採 Verilog；
歐洲與防務企業多採 VHDL；
2002 年起 SystemVerilog（5.3）逐漸把驗證與設計語言合流，成為今日主流。

理解這段歷史的關鍵是：語言之爭本質上是「誰制定工程師寫晶片的方式」的權力之爭，而最終贏家是「標準化的公共語言 + 商業化的強力工具」的組合。這一結構一直延續到明天（第 10 章的 LLM 生產 Verilog）。

4.2.5 前因後果#

前因：RTL 抽象（3.2）＋ASIC 市場爆發＋防務標準壓力。
事件：VHDL（1987）與 Verilog（1984/1990 開放，1995 IEEE）的確立。
後果：工程師語言投票改變整個 EDA 產品的形態——綜合（4.3）以 HDL 為輸入、模擬與驗證（5.3）以 HDL 為載體；「公共語言＋專有工具」成為 EDA 產業的基礎商業結構。

下一節：4.3 Design Compiler 的市場統治

第 4 章 邏輯綜合革命與 Synopsys 的崛起#