第 9 章　3D-IC、CoWoS 先進封裝與熱／電磁多物理場模擬（2020 年代）#

本章導言#

當單一平面上把 1000 億電晶體連起來的電路成本到達極限，產業轉向第三個維度。本章三節：9.1 講 Chiplet 與 3D-IC 帶來的新抽象；9.2 講多物理場（SI/PI/熱）的交叉求解；9.3 講 EDA 與晶圓代工 PDK 的深度綁定。

9.1 從 2D 晶片走向 3D 堆疊：小晶片（Chiplet）與異質整合帶來的 EDA 設計維度升級#

9.1.1 為何要「跳平面」？摩爾定律的經濟斷裂#

2000 年代後，每個電晶體的成本下降曲線的斜率開始變平（Dennard scaling 於 2005–2007 消失、28nm 之後每晶體成本下降速度急減）。其經濟學含義：把所有功能塞在一顆巨大的單一晶片，逐漸比「用多顆小晶片堆起來」昂貴——因為大晶片的良率（可從缺陷面積公式 \(\text{yield} \sim e^{-AD}\) 看出）隨面積 A 指數式崩落。

於是「Chiplet（小晶片）＋ 異質整合」因運而生：

• 不再追求單一 die，而是把 CPU、GPU、記憶體控制器、IO 等分別以最合適的製程製造，再封裝串接；
• AMD EPYC（2017–）、Intel Foveros（2019）、蘋果與其他公司的 UltraFusion 等，皆為產品代表。

9.1.2 TSMC CoWoS：先進封裝的工業先驅#

CoWoS（Chip-on-Wafer-on-Substrate）是台積電在 2012 年起發展的 2.5D/3D 封裝平台：

• 2.5D：多顆 die 並排放置於一個矽中介層（silicon interposer），再封裝於有機基板；2017 年用於 NVIDIA 的 Pascal GP100 與 Google TPU，成為 AI 時代的封裝物理基礎；
• 3D（SoIC）：直接垂直堆疊 die（hybrid bonding 異質鍵合），2023 年起用於 AMD 的 3D V-Cache 等產品；
• InFO：扇出式封裝，於 iPhone AP 的 2D 堆疊成功（2016）。

值得注意的是：先進封裝的成本以「毫米平方」計價的平台，同樣成為地緣政治的咽喉——CoWoS 的產能在 2023–2025 常態性地供不應求（NVIDIA、AMD、Google 都在搶能），成為 AI 競賽的物理瓶頸。

9.1.3 EDA 的抽象危機：從「平面圖形」到「立體體系」#

3D-IC 對 EDA 來說，不只是「多一層 layout」，而是語意層次的整個改版：

EDA 三巨頭隨之推出的新平台包括：Synopsys 3DIC Compiler（2022）、Cadence Integrity 3D-IC（2022，源自其 IP 併購與自研），以及 Siemens EDA（Mentor）的 Thermal/3D 包裝工具——本質是「跨 die 的設計資料總線」。

9.1.4 UCIe：Chiplet 的「USB 標準」#

2022 年 3 月，Intel、AMD、Arm、TSMC、三星、台積電、Microsoft、Meta 等 10 家公司發起 UCIe（Universal Chiplet Interconnect Express）聯盟，制定 chiplet 之間的互連標準——這是硬體版的「插即用」。標準的誕生代表產業進入「晶片可以像零件一樣自由組裝」的新階段，也使 EDA 的新戰場是：多 vendor chiplet 的共同驗證與簽核系統。

9.1.5 前因後果#

• 前因：摩爾定律的經濟枯竭＋先進封裝物理技術（hybrid bonding、TSV）成熟＋大公司 IP 生態利益重分配。
• 事件：TSMC CoWoS／SoIC 普及、UCIe 聯盟成立、三巨頭 3D-IC 平台推出。
• 後果：EDA 的分析疆域從 die 擴張到封裝與系統；同時帶動 9.2 的多物理場求解需求爆發，「設計」的定義被再次重寫。

下一節：9.2 多物理場模擬