第 10 章 AI 驅動 EDA（AI for EDA）與大模型自主設計晶片（2020 年代 – 至今）#
本章導言#
EDA 六十年歷史的主旋律是「把人的技藝變成演算法」；2020 年代的新樂章是「把演算法的調參與設計決策，也交給機器學習」。本章三節：10.1 講強化學習佈局（DSO.ai / Cerebrus）；10.2 講 LLM 生成 Verilog；10.3 講終極問題——AI 設計下一代 AI 晶片的遞迴。
10.1 強化學習與 DSO.ai / Cadence Cerebrus：AI 如何在幾天內完成人類工程師數月的 P&R 參數搜尋？#
10.1.1 技術起點：Google 的 Nature 論文（2021）#
2021 年 6 月，Google 的 Anna Goldie 與 Azalia Mirhoseini 等人在 Nature 發表《A graph placement methodology for fast chip design》，展示用強化學習（RL）進行宏觀佈局（macro placement）：
- 狀態＝當下 cell/macro 在放置網格上的位置；動作＝放置下一個 macro；
- 獎勵＝事後 PPA（Power / Performance / Area）近似值；
- 結果：AI 生成的佈局在某測試上與或優於專家人工結果，數小時完成。
這篇論文餘波蕩漾：2023 年，學者 Igor Markov（前 Synopsys/Google）發表激烈批評指出其比較基準有失允之處，引發業界著名的「AI 佈局是否言過其實」論戰。這場論戰本身也成為 AI for EDA 的文化標誌：學術界與產業界重新釐清「什麼指標才算真正贏」。
10.1.2 Synopsys DSO.ai（2020）與 Cadence Cerebrus（2021）#
兩家巨頭各自發佈了「自動調參（hyper-parameter auto-tuning）」型產品：
| Synopsys DSO.ai | Cadence Cerebrus | |
|---|---|---|
| 發佈 | 2020 年 4 月 | 2021 年 |
| 核心思想 | 用 RL 在 P&R 的巨大搜索空間中找最優解 | 「智能識別引擎（Intelligent Chip Explorer）」以多目標（PPA＋成本）自動探索 |
| 商業表現 | 首年即被多家大廠採用（官方宣稱相當於數百人月產能的自動化） | 與 Cadence 自家 P&R／signoff 生態深度整合 |
| 宣稱成效 | 節省數十天人工調參；官方宣稱可帶來約一個製程世代等級的 PPA 收益 | 類似量級（官方數據，實際依情況） |
本質上，這類工具不代替 P&R，而是馴服 P&R 的「人肉試錯成本」：傳統一項大晶片上線，工程師要多次掃 net-topology、corner、clock skew 等參數——AI 把這個搜索過程變成機器學習的 bandit problem。
10.1.3 商業與制度的意涵#
- EDA 的服務模式又前進了一步：從賣「工具席位」到賣「效果（PPA 收益）」；
- 工程師角色再次重構：從「跑流程＋調參」轉為「設定目標、審核 AI 輸出」——與 Mead–Conway 時代（第 3 章）的抽象階梯一致，這是又上一層的階梯；
- 地緣意義：2022 年出口管制（8.2）後，AI for EDA 的門檻更高（需要雲端算力＋晶圓廠資料），先進節點的差距不易靠開源 RL 演算法解決。
10.1.4 前因後果#
- 前因：P&R 演算法的搜索空間本質（5.1）、ML 硬體（GPU 陣列）成熟、Google 內部晶片需求。
- 事件：Nature 論文（2021）→ DSO.ai（2020 年先發）→ Cerebrus（2021）。
- 後果：整個行業進入「AI in the flow」階段（Synopsys 官方稱法）；三巨頭的下一戰場是 LLM＋多物理＋AI 全流程（10.2、10.3）。