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第 10 章　AI 驅動 EDA（AI for EDA）與大模型自主設計晶片#

10.2 大語言模型（LLM）自動生成 Verilog 代碼與 Verilog Bug 自動修復#

10.2.1 為何硬體設計是 LLM 的艱難戰場？#

與 Python/JavaScript 相比，Verilog/VHDL 的 LLM 生成有幾個本質困難：

  1. 訓練資料稀少：網路上的公開 Verilog 多是教學級小品，企業高階 RTL 是商業機密；
  2. 正確性更加苛刻：軟體寫錯可 debug 修補，硬體寫錯可能要到投片後（數百萬美元成本）才暴露；
  3. 時序語意複雜：一行 Verilog 的語意（阻塞／非阻塞賦值、可綜合性）需要工程師的心算；
  4. 驗證環境更大：一段 generated RTL 需要 testbench／SVA／coverage——這比 RTL 本身更長。

因此產業界共識是：LLM 不是「寫晶片」，而是成為工程師的乘數。

10.2.2 2023 年的里程碑：ChipNeMo 與商業 AI 助攻#

  • 2023 年底，NVIDIA 發表 ChipNeMo：在 Llama 2 基礎上以企業內部資料微調的晶片設計助手，目標是回答 EDA 腳本、生成 testbench、修正文檔——內部員工使用；
  • 2023 年，Synopsys 宣布 Synopsys.ai（含 Copilot 整合的 RTL 生成輔助）、Cadence 亦有 Verisium／JedAI 等 AI 平台；
  • 學術界同步出現 VeriGen、RTLCoder、CodeV 等針對 Verilog 微調的 LLM 研究線，並有以 VerilogEval（NVIDIA/哈佛等推出了該基準）衡量生成正確率。

10.2.3 商業模式：Copilot 化的 EDA#

LLM 與 EDA 的結合有兩種互補形態：

  1. IDE 級 Copilot：工程師寫 RTL 時，由 LLM 即時補全／解釋／建 testbench（類似 GitHub Copilot 的晶片版）；
  2. 流程級 Agent：以 LLM 為介面驅動整套 EDA 工具鏈——輸入自然語言規格，輸出可執行腳本與 RTL，甚至自動跑 STA、讀回報告並迭代（各家 2024–2025 的 agent 產品展示）。

值得注意的商業事實：程式碼生成的效用高度依賴「私有語料」——這又把 EDA 公司的賣點從「演算法」推向「公司內部的設計知識庫」。這是與第 4 章（Design Compiler 的方法論壟斷）一脈相承的知識經濟，只不過載體從手冊變成模型參數。

10.2.4 局限與真實記錄#

在誠實評估一級上，業界一致觀察是：

  • 小型模組的生成成功率明顯高於大型模組；
  • Verilog 語意陷阱（阻塞賦值、latch 意外生成、X 傳播）是 LLM 最常見錯誤；
  • 驗證資產生成（testbench、 assertion）目前被業界普遍認為是最先落地的方向——因為可以由模擬器自動檢查正確性，回饋迴路乾淨；
  • 截至 2025 年，尚未有大晶片完全由 LLM 寫成的公開案例；主流共識是「AI 加速設計、人類簽核」

10.2.5 前因後果#

  • 前因：驗證人力是生產力瓶頸（5.3）、LLM 的代碼生成突破、EDA 產業對生產力倍增的恒久需求。
  • 事件：ChipNeMo（2023）、Synopsys.ai、VerilogEval 基準、VeriGen/RTLCoder 等開源研究線。
  • 後果：工程師開始以 LLM 為日常副駕；EDA 產業的知識經濟轉向「模型＋私有資料＋工具鏈」的三位一體，並為 10.3 的遞迴問題拉開幕布。

下一節：10.3 當 AI 開始設計下一代 AI 晶片