6.3 量子與光子運算的架構展望#

學習目標#

讀完本節後，你應該能夠：

1. 解釋量子位元（qubit）的基本性質、NISQ 時代的限制，以及它們對量子架構設計的制約。
2. 概述 Shor 與 Grover 演算法，並推論其對架構（邏輯量子位元數、糾錯開銷、控制電路）的要求。
3. 比較超導、離子阱、光量子三種硬體平台的特性與取捨。
4. 說明光子張量運算（如 Lightmatter）如何作為「近期的光運算」落地，並理解其在矩陣乘法上的理論優勢與精度挑戰。
5. 分析 cryo-CMOS 低溫控制電路的工程挑戰，以及量子運算對現代密碼學的衝擊。

6.3.1 量子位元與 NISQ：架構的基本約束#

古典位元是 0 或 1；量子位元則是二維希爾伯特空間中的向量 \(|\psi\rangle = \alpha|0\rangle + \beta|1\rangle\) ，滿足 \(|\alpha|^2 + |\beta|^2 = 1\) 。 \(n\) 個量子位元的狀態空間維度為 \(2^n\) ，這是指數級的狀態表達能力。三個關鍵性質：

• 疊加（superposition）：量子位元可同時「是」0 與 1 的加權組合。
• 糾纏（entanglement）：多量子位元的狀態無法分解為個別量子位元狀態的乘積，導致非局域相關性。
• 干涉（interference）：量子演算法的本質是設計一系列么正變換，使錯誤答案的振幅互相抵消、正確答案的振幅建設性疊加。測量時以 \(|\alpha|^2\) 機率坍縮到古典結果。

然而架構師必須面對殘酷的現實：NISQ（Noisy Intermediate-Scale Quantum）時代——2020 年代的主流量子裝置具備 50–1000 個物理量子位元，但：

1. 退相干時間短： \(T_1\) （能量弛豫）與 \(T_2\) （相位退相干）通常在 μs 到 ms 之間，限制了電路深度。
2. 門錯誤率高：雙量子位元門的錯誤率在 \(10^{-3}\) 到 \(10^{-2}\) 之間。
3. 無糾錯：NISQ 沒有足夠的量子位元做完整的 quantum error correction（QEC）。

架構意義：這些約束意味著量子架構的設計目標與古典 CPU 截然不同——我們要最大化的是在退相干時間內能完成的「有效門數」，而非峰值 FLOPS。這驅動了對並行控制、低延遲反饋（用於 mid-circuit measurement）、以及 QEC 的即時解碼（real-time decoding）的架構需求。

6.3.2 Shor 與 Grover：量子演算法對架構的意義#

Shor 演算法（1994）多項式時間分解大整數：核心是量子傅立葉變換（QFT）配合模冪運算（modular exponentiation）。分解 2048-bit RSA 所需的資源估算（Gidney & Ekerå, 2019）：約 2000 萬個噪音物理量子位元、運行 8 小時——這凸顯了 QEC 的巨大開銷（1 個邏輯量子位元可能需要 1000+ 個物理量子位元）。

Grover 演算法（1996）提供 \(O(\sqrt{N})\) 的無結構搜尋二次加速。它對架構的意義較溫和：需要 \(O(\sqrt{N})\) 次 oracle 呼叫，意味著 AES-128 的安全等價性降至 64-bit，可透過將金鑰加倍到 256-bit 抵禦。

兩者對架構的共同推論：

1. 邏輯量子位元是真正目標：實用演算法需要 1000+ 邏輯量子位元，意味著百萬級物理量子位元。
2. QEC 是架構問題：表面碼（surface code）需要連續的 syndrome 測量與即時解碼，這是低延遲、高吞吐的古典運算——量子電腦的「作業系統層」將是超級電腦級的古典運算負載。
3. 連通性：Shor 的模冪需要長距離量子位元交互，拓撲約束（超導晶片的 2D lattice、離子阱的 line connectivity）會直接影響 SWAP 開銷與電路深度。

6.3.3 三種硬體平台的取捨#

超導速度快但需要 10–20mK 極低溫，且每個量子位元需多條控制線，佈線瓶頸嚴重；離子阱相干時間長、連通性好但速度慢，天然適合模組化擴展；光量子可室溫運行且易於與現有光通訊整合，但缺少確定性的雙光子門，需依靠測量誘導糾纏與簇態（cluster state）。

6.3.4 光子張量運算：近期可落地的光運算#

在通用量子光運算成熟之前，光子作為類比矩陣乘法加速器已經開始商用。代表是 Lightmatter（2020 年代）：使用 Mach-Zehnder 干涉儀（MZI）mesh 或波導陣列，讓光在通過被編程的相位移器時，實現矩陣-向量乘法。

理論基礎： \(N \times N\) 的 MZI 網格可在 \(O(N)\) 個光傳播步驟內實現任一 \(N \times N\) 么正矩陣（SVD 分解： \(M = U \Sigma V^\dagger\) ），因此一次光學傳播等價於 \(O(N^2)\) 的 MAC 運算，而能耗與時間不隨 N 成長——光的速度與極低損耗是其根本優勢。

架構挑戰：

1. 精度：光學系統受散粒雜訊（shot noise）、熱串擾、DAC/ADC 量化誤差影響，典型精度為 4–8 bit，遠低於 FP32。因此 Lightmatter 定位於 AI 推理（容忍低精度）而非科學計算。
2. 非線性：光學難以實現 activation function（ReLU 等），因此架構上採「光做矩陣乘、電做非線性」的混合設計。
3. 整合：矽光子（silicon photonics）與 CMOS 電路的 co-packaging（呼應 6.1 節的先進封裝趨勢）是關鍵工程。

Lightmatter 採取的策略特別值得架構師注意：它並非純光子，而是推出「光互連（Passage）+ 光運算（Envise）」的組合——先以光解決晶片間資料移動的頻寬/能耗瓶頸，再讓光運算成為自然的延伸，與 6.1 的 chiplet 與 6.2 的 CXL 形成呼應：資料移動成本是跨領域共同驅動力。

6.3.5 Cryo-CMOS：低溫控制電路#

超導量子電腦的每一個量子位元需要：微波脈衝源、可調偏壓、高速反饋測量。傳統做法是用室溫的任意波形產生器（AWG）經同軸電纜連到稀釋製冷機，但一條同軸線的成本與熱負載限制了可擴展性——當量子位元達百萬級，線續數量將失控。

Cryo-CMOS 的解決方案是：把控制電路做成 CMOS 晶片，放在 4K 甚至 mK 級的製冷機內部，緊鄰量子位元。挑戰包括：

1. CMOS 在 4K 下的行為：載子遷移率上升（有利）、但閾值電壓漂移、熱電效應（thermoelectric cooling self-heating）、輻射誘發的 charge trap。Intel 的「Horse Ridge」（2019, 2020 II）與 Google、微軟的 cryo-controller 皆展示過 4K 下的可運作 CMOS 控制晶片。
2. 功耗預算：4K stage 的冷卻功率僅毫瓦到瓦級，控制晶片的總功耗必須低於冷卻能力——這是極端的每瓦性能設計問題。
3. 雜訊與隔離：數位 CMOS 切換雜訊不得干擾鄰近的量子位元（mK 環境中的量子相干性極其脆弱）。

6.3.6 對密碼學的衝擊#

Shor 演算法一旦可用，將同時破解 RSA、Diffie-Hellman、橢圓曲線密碼（ECC）——幾乎所有當今的公鑰密碼體系。Grover 演算法則把對稱密碼與 hash 的安全等級減半。

NIST 因此在 2016 年啟動後量子密碼（PQC）標準化，2022 年選定主要演算法（CRYSTALS-Kyber、Dilithium、Falcon、SPHINCS+），2024 年發布 FIPS 203/204/205。架構師的任務：

1. Crypto-agility：系統必須支援密碼演算法的熱替換。
2. Harvest-now, decrypt-later：今天被截獲的加密流量，可能被未來的量子電腦解密，因此長期機密資料需立即遷移到 PQC。
3. PQC 的計算代價：Kyber/Dilithium 運算量與金鑰大小均高於 ECC，對 CPU、IoT 裝置、TLS handshake 效能均有影響——這本身就是一個現代架構優化課題（如 AVX2/AVX-512 向量化的 Kyber 實現）。

本章小結#

• 量子位元的疊加、糾纏、干涉提供了指數級狀態空間，但 NISQ 時代的短相干時間與高錯誤率使架構設計聚焦於「在退相干前完成有效門數」與即時 QEC。
• Shor 需要百萬級物理量子位元（主要被 QEC 開銷吃掉），Grover 的二次加速較溫和；兩者共同推動對邏輯量子位元、連通性、古典即時解碼的架構研究。
• 超導、離子阱、光量子在速度、相干性、連通性、擴展性上互有優劣，未來很可能是模組化混合。
• 光子張量運算（Lightmatter 等）以 MZI 網格實現矩陣乘法，在 AI 推理上已具商用價值，但受精度、非線性、封裝整合限制。
• Cryo-CMOS 是擴展超導量子電腦的關鍵工程，把控制電路放進製冷機以解決佈線瓶頸，本質是「每瓦性能」的極端設計問題。
• Shor/Grover 對公鑰密碼構成生存威脅，NIST PQC 標準（Kyber、Dilithium 等）與 crypto-agility 是現代系統架構師必須面對的轉型。

習題#

1. 資源估算：根據 Gidney & Ekerå 的估算，分解 RSA-2048 需約 2000 萬個 \(10^{-3}\) 錯誤率的物理量子位元。假設 surface code 的距離為 \(d\) ，每個邏輯量子位元約需 \(2d^2\) 個物理量子位元，估算所需的 code distance，並討論為何 QEC 開銷如此巨大。
2. 平台選型：某團隊要模擬一個 50 電子軌域的化學系統，需要長電路深度但對閘速度不敏感。比較超導與離子阱平台的適配性，並說明連通性如何影響 SWAP 開銷。
3. 光子張量運算精度：MZI mesh 的矩陣乘法受 6-bit 相位解析度與散粒雜訊限制。請估算一個 128×128 的矩陣乘法相對誤差上界，並討論哪些 AI 負載可以容忍這種精度。
4. Cryo-CMOS 設計：假設 4K stage 的冷卻功率為 1W，每個量子位元需要 100mW 的控制功耗，1000 個量子位元將超出預算。請提出三種降低控制功耗的架構策略（提示：多路復用、降頻、本地儲存波形）。
5. （開放研究題）：假設 2035 年出現 4000 邏輯量子位元的容錯量子電腦，請設計一個企業級密碼遷移路線圖：涵蓋（a）資產盤點（哪些資料有 10 年以上保密需求）、（b）混合 TLS（X25519 + Kyber）的效能影響、（c）硬體安全模組（HSM）的 PQC 支援、（d）與後量子簽章的憑證鏈重構。並分析這個遷移與 Y2K 問題的異同。