1.1 從矽砂到晶圓：FEOL 與 BEOL 的物理舞台#

每一顆晶片的旅程，都始於最平凡不過的原料：沙子。地殼中約有百分之二十八是矽，它以二氧化矽的形式存在於石英砂與各種矽酸鹽礦物之中，取之不盡、價格低廉。然而從一堆沙子到一片能承載數百億電晶體的單晶矽晶圓，中間隔著一整條人類工業史上最精細的製造鏈。理解這條鏈，不只是理解「材料」，更是理解後續所有 IC 製程、乃至 EDA 工具為何長成今天這個樣子的物理前提。

從冶金級到電子級：提純的階梯#

矽砂首先要被還原成粗矽。將二氧化矽與焦炭在電弧爐中加熱到兩千度左右，可以得到純度約百分之九十八至九十九的「冶金級矽」（MG-Si）。這種矽用來做矽鋼、鑄鋁或矽氧樹脂綽綽有餘，但半導體需要的是「九個九」以上的純度——也就是雜質濃度低於十億分之一等級。因為一個多餘的雜質原子，就可能改變局部電性，讓精心設計的電晶體失效。

工業上的標準路徑是將冶金級矽與氯化氫反應，生成三氯矽甲烷（trichlorosilane, SiHCl₃），再以蒸餾方式去除磷、硼、鐵等雜質——蒸餾之所以有效，是因為這些雜質的氯化物與 SiHCl₃ 的沸點不同。提純後的 SiHCl₃ 在氫氣氛中於高溫還原爐（西門子法，Siemens process）中被氫還原，沉積成棒狀的高純度「電子級多晶矽」，純度可達 99.9999999%（九個九）以上。這一步是整個產業的地基：全球有能力量產電子級多晶矽的廠商屈指可數，如德國 Wacker、日本 Tokuyama 與美國 Hemlock，供應鏈高度集中，這也是為什麼「材料自主」始終是各國半導體政策的核心議題。

Czochralski 拉晶：把秩序從熔湯中拔出來#

多晶矽由許多小晶粒隨機排列而成，晶界會散射與捕捉載子，必須轉成「單晶」。1916 年，波蘭科學家 Jan Czochralski 在研究金屬結晶速度時意外發現的拉晶法，四十年後成為半導體工業的命脈，這是科學史上一次精彩的「錯置用途」——他本人當年研究的領域早已被遺忘，他的名字卻刻在每一片晶圓的誕生工序上。

CZ 法的原理是：將電子級多晶矽放進石英坩堝，在惰性氣體下以感應加熱熔化（矽熔點 1414°C），然後把一枚種晶（seed crystal）垂入熔湯表面，以每分鐘數毫米的速度緩慢旋轉上拉。只要控制好溫度梯度與拉速，熔湯中的原子就會沿著種晶的晶格方向整齊排列，最終長出一根碩大的圓柱形單晶矽棒（ingot），直徑可達 300mm，長度超過兩公尺。拉晶過程中還會刻意摻入微量硼或磷，決定晶圓是 P 型還是 N 型基板。

CZ 法並非唯一選擇。對功率元件與高阻值應用，浮區熔煉（Float Zone, FZ）法可以做出雜質更少的晶體，但無法做大直徑、成本也高，因此邏輯與記憶體主流仍以 CZ 為主。此外坩堝中的氧會溶入晶體，這既是缺陷來源，卻也能在後續熱製程中形成「氧析出物」用來抓取金屬污染——缺陷管理本身就是一門精密的學問。

矽棒經過截斷、滾磨定徑、X 光定位晶向（切出 flat 或 notch 以標記晶格方向）、線鋸切片、研磨拋光（CMP，化學機械平坦化）之後，才成為鏡面般平整的拋光晶圓。有些晶圓會再長一層磊晶（epitaxy）薄膜，讓元件層的品質更好。

晶圓尺寸的軍備競賽#

晶圓直徑的演進史，就是一部以「規模經濟」驅動的產業史。1970 年代主流是 2 吋與 3 吋晶圓；1980 年代進入 4 吋、5 吋、6 吋；1990 年代有 8 吋（200mm）；2000 年代以後則是 12 吋（300mm）當家。直徑每放大一級，單片晶圓的面積倍增，同樣一圈光罩能切出的裸晶數量遠多於線性成長（面積與直徑平方成正比），單顆晶片的製造成本因此下降——雖然設備與建廠的投資也成倍暴增，只有產量足夠大的產線才划算。

業界曾試圖延續這條曲線，推動 450mm 晶圓。G450C 聯盟在 2010 年代初集結 Intel、TSMC、Samsung 等巨頭投入研發，但最終在 2017 年前後悄然熄火。原因不在技術原理不可行，而在經濟學：設備商投資回收期過長、搬運與均勻度控制難度陡增、而 300mm 生態系的攤提尚未完成，導致 450mm 的成本模型算不攏。這段失敗史極具啟發性——它告訴我們，半導體的進步從來不是純粹的物理問題，而是物理、工程與資本三方談判的結果。今天業界改以先進封裝（CoWoS、3D 堆疊）來延續「等效面積」的成長，這條路線的選擇又反過來催生了新的 EDA 需求，例如晶片—封裝協同設計。

FEOL：在矽表面雕刻原子#

有了晶圓，真正的製造才開始。業界習慣把整個前段工序切成兩大舞台：FEOL（Front-End-of-Line，前段製程）與 BEOL（Back-End-of-Line，後段製程），中間以中段（MOL，Middle-of-Line）銜接。

FEOL 的任務，是在矽表面「長出」電晶體本身。以傳統平面 CMOS 為例，流程大致是：先以井（well）佈植界定 PMOS 與 NMOS 所在的摻雜區域；接著以淺溝槽隔離（STI）切出各元件的活動區；然後生長閘極氧化層、沉積多晶矽並圖形化出閘極（gate），閘極長度在先進節點已縮到幾十奈米；最後以離子佈植形成源極／汲極（source/drain），並進行活化退火。在 FinFET 世代，電晶體立起成鰭狀；到了 GAA（Gate-All-Around）世代，通道更成為一根根垂直的 nanosheet。每一道步驟都涉及薄膜沉積（CVD、ALD）、微影（lithography）、蝕刻（etch）與摻雜的循環，一顆先進晶片的 FEOL 可能需要上千道工序。

FEOL 是整條產業技術密度最高的環節：微影需要 EUV（極紫外光）機台，一台 ASML High-NA EUV 要價超過三億歐元；薄膜與蝕刻需要原子級的控制。這也是晶圓廠資本支出動輒數百億美元的根本原因，也是台積電、三星、Intel 三強寡占先進製程的門檻所在。

BEOL：把千萬個電晶體接起來#

電晶體做出來了，但如果不能互相連線，它們只是散落一地的零件。BEOL 的任務是在晶圓表面疊起十幾層金屬互連（metal layer），以導線（line）與層間通孔（via）把數百億個電晶體接成電路，最後引出到晶片邊緣的焊墊（pad）。金屬層通常下層細密、上層粗疏：最底層的節距與電晶體同尺度，用來做局部連線；最上層則寬厚，負責電源供應與時脈分配。

BEOL 的歷史轉折發生在 1997 年前後。傳統鋁互連在大電流下會發生電致遷移（electromigration），且高溫製程受限；IBM 在 1997 年率先量產銅互連製程（damascene 大馬士革法），銅的電阻率更低、抗電致遷移能力更強，成為此後所有先進製程的標準配備。同一時期，低介電常數介電層（low-k dielectric）也陸續導入，以壓低寄生電容。BEOL 的設計規則——線寬、線距、通孔大小、電流密度上限——全部來自這些物理限制，而它們日後將成為 EDA 佈局繞線工具的約束條件。

為什麼要理解這個舞台#

從矽砂到晶圓，從 FEOL 到 BEOL，這套流程塑造的不只是晶片，更塑造了整個產業的分工形態：因為 FEOL/BEOL 的設備與製程知識極度昂貴且集中，「擁有晶圓廠」成為少數人的特權，於是才有了後來的專業代工與 Fabless 分工；因為製程規則複雜到設計者無法自行掌握，「把晶圓廠的規則打包」的 PDK 才會誕生；因為工序上千道、設計規則動輒數萬條，「人工檢查不可能」的現實才逼出了 DRC/LVS 驗證工具與整套 EDA 產業。物理舞台先搭好，後面所有的經濟與制度之舞，才有了起舞的地板。

理解了這個舞台，下一節我們來看一個更弔詭的問題：為什麼晶片製造的物理原理沒有太大改變，設計它的成本卻指數上升，最後逼出一個名為 EDA 的產業？