1.2 摩爾定律的隱形成本：為什麼沒有 EDA 就做不出晶片#

1965 年 4 月，Gordon Moore 在《Electronics》雜誌上發表了一篇短文，當時他還在 Fairchild Semiconductor 任職。文中他做出一個日後被稱為「摩爾定律」的預測：積體電路上可容納的電晶體數量，大約每年會翻倍（他後來在 1975 年修正為每兩年翻倍）。這不是一條物理定律，而是一個基於當時寥寥數個數據點的經濟學觀察——但奇怪的是，整個半導體產業此後六十年竟然把它當成「必須達成的承諾」來執行。 Intel 共同創辦人 Andy Grove 曾說，摩爾定律對工程師而言是一種「文化的義務」。每兩年晶體密度翻倍，意味著每一代都要把所有東西做小一倍，誰跟不上誰就出局。

這條曲線的正面成果眾所周知：個人電腦、智慧型手機、雲端運算、AI。但摩爾定律有一個很少被公開談論的陰暗面——它同時是一條「成本上升定律」。晶體密度每翻一倍，晶片的設計難度不是線性增加，而是接近指數級增加。理解這個矛盾，是理解 EDA 產業為何存在的關鍵。

設計成本曲線：比製造成本更陡的指數#

業界有一組被廣泛引用的數字：在 28nm 節點，一款晶片從頭到尾的設計成本（含人力、軟體授權、IP 與一次流片 mask cost）大約在數千萬美元量級；到 16nm 約一億美元出頭；7nm 逼近三億美元；5nm 估計超過五億；3nm 更被估計在六至八億美元之間，其中一次流片的 mask cost 本身就接近兩千萬美元。這組數字的出處多來自 IBS 的 Handel Jones 與 Gartner 的分析，確切數字各家估計略有出入，但趨勢完全一致且無人否認：設計成本每隔一兩個節點就翻倍。

更關鍵的是成本的內部結構。在這幾億美元之中，真正的製程相關支出（如 mask）只占一小部分；大宗是「人」的成本——而其中驗證（verification）與實體設計（physical design）兩塊，通常合計占掉整個設計專案的六成以上。一座功能動輒數十億行的暫存器轉移層（RTL）程式碼，要證明它在所有情境下都正確，需要的模擬、模擬加速器（emulation）、FPGA 原型驗證與形式驗證資源，本身就是一座資料中心。實體設計則要在數億個元件與數十層金屬之間，找到一個同時滿足時序、功耗、面積、可製造性數萬條規則的佈局——組合空間大到天文數字，只能靠演算法啟發式搜尋。

為什麼人工變得不可能#

回頭看歷史，早期的晶片其實是可以「手工畫」的。1970 年代，工程師真的拿尺與洋紅色膠帶在聚酯薄膜上切出 layout，Fedex 創辦人 Fred Smith 年輕時甚至做過這種工作。 Federico Faggin 為 Intel 4004 手工佈局了整顆 CPU——兩千三百顆電晶體，一個天才工程師幾個月可以搞定。

但這個模式在邏輯閘數達到數萬之後就崩潰了。原因很直觀：設計工作的複雜度隨電晶體數量的成長不是線性，而是接近二次方甚至更高。元件之間的連線數、狀態組合數、跨模組的交互作用，全都隨規模爆炸。1980 年代 IBM 的 Lynn Conway 與 Mead-Conway 方法論之所以是革命，正是因為它提出「用結構化的設計規則與自動化工具來取代手工」，讓設計的生產力追上製造的生產力。同一年代，EDA 三巨頭的前身——ECAD、Mentor Graphics、Valid——紛紛成立，Cadence 於 1988 年由 SDA 與 ECAD 合併而成，Synopsys 於 1986 年以 Design Compiler 的邏輯合成起家。整個 EDA 產業，本質上是「設計生產力危機」的產物。

今天一顆手機 SoC 動輒上百億電晶體，工程師不可能親手接一根線。所有連線都是工具算出來的：合成工具把 RTL 變成邏輯閘網表，佈局繞線工具把網表變成幾何圖形，靜態時序分析工具檢查每一條路徑的延遲，DRC/LVS 工具比對數萬條製程規則。沒有這些工具，「設計」這個動詞在物理上就無法完成。

驗證：那個吃掉一半預算的黑洞#

驗證值得單獨一節，因為它是最反直覺的部分。多數人以為做晶片的難點在「把功能寫出來」，其實難點在「證明它沒有錯」。晶片一旦流片就無法修改，一個隱藏的 bug 意味著數千萬美元的 mask 與六個月的時程全部報銷，對新創公司可能是死刑。業界流傳的慘案不勝枚舉：Intel 在 1994 年因 Pentium 浮點除法表中的錯誤召回產品，損失約四億七千五百萬美元；這個數字成了此後所有驗證部門向管理層要預算時的經典論據。

驗證的難度來自狀態空間爆炸。一個 64 位元的加法器就有 \(2^{128}\) 種輸入組合；一個多核心 SoC 的所有指令、快取狀態、中斷時序組合更是宇宙等級。工程師用約束隨機激勵（constrained random）、功能覆蓋率（coverage）、UVM 方法論、模擬加速器與形式驗證層層圍剿，但覆蓋率要達到「夠好」往往占掉整個專案一半以上的工時。這也是為什麼近年 AI 輔助驗證、以及如本書介紹的輕量化開源模擬工具，成為熱門的研究方向——驗證的缺口（verification gap）從未被真正填上，只是被管理。

IP 重複使用：用經濟手段對抗指數#

面對指數上升的成本，產業界的第一反應是經濟學的：不要重做已經做對的東西。這就是 IP（Intellectual Property）重複使用。ARM 的處理器核心、Synopsys 與 Cadence 的介面 IP（USB、PCIe、DDR）、各家 memory compiler 與標準元件庫，讓設計團隊不需要從零寫起。1990 年代 SoC（System-on-Chip）概念的興起，正是建立在「買 IP 來組裝」的商業模式上。IP 市場如今規模數十億美元，ARM 一家就授權給全球數百家人。

但 IP 重複使用也帶來新的依賴結構：設計公司必須確保 IP 能在特定製程上通過驗證，而這需要晶圓廠、EDA 工具與 IP 供應商三方事先整合。這種整合需求最終催生了如台積電 Open Innovation Platform（OIP）這類生態系平台，把 EDA、IP、設計服務串成一個事先認證過的生態。也就是說，摩爾定律的成本壓力不僅創造了工具，還創造了「工具—IP—晶圓廠」三者綁定的制度結構。

文化、教育與這條曲線#

摩爾定律不只是工程與經濟現象，它是一種文化。它塑造了「永遠要更快」的矽谷精神，也塑造了一代工程師的教育內容：大學的 VLSI 課程教的是設計流程與工具使用，而非手工技巧；Lynn Conway 與 Carver Mead 在 1980 年出版的《Introduction to VLSI Systems》教科書，把原本封閉在晶圓廠內的設計知識解放給大學，培養出整整一代懂得用自動化流程思考的設計者。這本書的影響跨越四十年的證據，就是今天開源 EDA 與開源 PDK 的運動——新一代的工程師正在重複同樣的解放工程，把過去需要數億美元才能取得的設計能力，變成一個資料夾與一套命令列工具。

但先進節點的設計成本，終究把大多數玩家擋在門外。能負擔 5nm 全自研晶片的組織，全球不到二十家。這種集中的政治與經濟後果——晶片成為地緣政治的戰略物資、各國政府以補貼爭取晶圓廠設廠（如美國 CHIPS Act、歐盟晶片法案）——都源自同一條曲線。指數上升的成本，最終變成了國家層級的政策議題。

下一節，我們來看這條成本曲線催生的另一個制度發明：把「擁有晶圓廠」與「設計晶片」徹底拆開的 Fabless/Foundry 模式。