6.1 CMP 的 Erosion 與 Dishing：平坦化不平坦#

半導體製造在 1990 年代面臨一個根本難題：當金屬層越疊越多，每一層蝕刻與沉積後的表面起伏不斷累積，到了第三、四層金屬，光學微影的景深（depth of focus）已經無法容忍這種地形。解方是 IBM 在 1980 年代內部開發、1990 年代逐漸公開並普及的 CMP——chemical mechanical planarization，化學機械平坦化。它的概念聽來近乎土法煉鋼：把晶圓壓在旋轉的研磨墊上，一面噴化學研磨液（slurry，含研磨顆粒與氧化劑），一面用機械壓力磨掉高低差。化學反應軟化表面、機械研磨移除材料，兩者缺一不可。IBM 最初用它平坦化鎢插塞與介電層，後來延伸到銅大馬士革製程，CMP 從此成為每一代製程都要重複數十次的標準步驟。

但 CMP 有一個在工程上極為深刻、在哲學上極為諷刺的特性：它是依賴圖形的製程，而你拿來研磨的晶圓偏偏滿是圖形。研磨墊與研磨液的去除速率並非只由壓力決定，還取決於局部圖形的密度與圖形自身的尺寸。這導致兩種經典的平坦化缺陷。

第一種是 dishing（碟陷）。在寬闊的金屬線或大面積金屬塊中央，研磨墊的聚合物表面會被壓入開口內，研磨顆粒接觸不到底部，於是凹陷的金屬被留下較多、甚至相對周圍介電層形成下凹的碟狀。金屬愈軟（銅比鎢、氧化層軟得多）、線寬愈寬，dishing 愈嚴重。第二種是 erosion（侵蝕）。在高金屬密度的區域，大量密集的線條使該區的有效研磨壓力被分散，同時介電層本身暴露的面積小，整體去除速率降低，結果是介電層被「連帶」磨薄，整片高密度區域相對低密度區域下陷。dishing 是單一圖形內的微觀缺陷，erosion 是區域性的巨觀缺陷；兩者都隨圖形尺度而變，且互相牽動。

這兩種缺陷的影響遠不止外觀不平。dishing 會削薄金屬線截面，使電阻升高，在先進節點的電流密度下更可能引發電致遷移（electromigration）失效；erosion 則削薄層間介電層，降低相鄰金屬層之間的電容間距，使寄生電容增大、耦合雜訊上升。對設計者而言，這意味著同一條線的 RC 延遲不再是常數，而取決於它落在晶圓上的哪個位置、鄰居是誰。時序分析從確定性的計算，開始摻入了製程圖形的影子。

製程端當然也發展了補償手段：調整研磨壓力曲線、使用多段研磨（先粗磨再細磨）、在 slurry 與研磨墊上做材料創新，以及後來加入以光學量測為基礎的終點偵測（end-point detection）。但這些手段都無法違抗一個物理事實——CMP 的去除模型本質上與圖形密度耦合。Preston 方程 \(R = K_p P V\) （去除速率正比於壓力與相對速度）在均勻壓力假設下成立，而圖形使壓力不再均勻。工程社群因此發展出各種基於密度加權的經驗模型（如以局部密度與特徵尺度為變數的修正項），把「這一區會磨掉多少」變成可以計算的量。

計算正是 EDA 進場的時刻。既然 CMP 結果可以模型化，設計流程就能在簽核（sign-off）前模擬：後版圖（post-layout）階段，工具從 GDS 中統計局部金屬密度，套用 CMP 模型預測每個區域的厚度輪廓，再把厚度變化轉成寄生電阻電容的變化，回饋到 RC extraction 與 STA。Cadence、Synopsys 與 Siemens EDA（Mentor）都有這類 CMP-aware 的分析與寄生參數補償工具。更進一步，工具能標示出 dishing 或 erosion 風險過高的區域，讓設計者主動修改佈局，或在無關緊要的空間裡填入無電氣功能的 dummy metal 以拉平密度。這條路徑通向下一節的主題：density rules 與 dummy fill。

值得體會的是制度與產業層面的因果。CMP 的普及讓「多層金屬互連」在經濟上可行，銅製程（IBM 1997 年量產）得以落地，互連延遲取代電晶體成為先進晶片的延遲主導項——而互連寄生參數的複雜化，正是 EDA 公司在 1990 年代末從單點工具走向「簽核級寄生分析」完整產品線的商業驅動力。台積電、聯電在 0.25μm 以下導入 CMP 時，也同步建立了與設計端約定密度規則的 design rule 手冊文化。製程與設計從此用「模型」而非「經驗值」對話，這個以模型交換製程知識的模式，後來擴展到光學鄰近效應、化學機械研磨、乃至於整個 DFM 運動。平坦化不平坦，反而逼出了半導體產業最平坦的一條協作介面。