6.2 Dummy Metal 與 Density Rule：為了均勻而撒的假線#

上一節談到 CMP 的 erosion 與 dishing 來自圖形密度不均，這一節談產業如何用一個看似荒謬的手段解決它：在晶片上刻意畫出沒有任何電氣功能的假線。dummy metal（或稱 metal fill、fake fill、filler metal）的存在理由只有一個——把局部密度推向均匀，讓 CMP 磨得平、讓蝕刻與化學氣相沉積的負載效應（loading effect）可控。

它之所以成為「規則」而非「建議」，源於 foundry 商業模式的制度化。從 0.18μm 世代前後開始，台積電等晶圓廠在 design rule 手冊中明文寫入 density rules：每一層金屬在指定的窗格（通常 50μm × 50μm 量級）內，金屬面積占比必須落在上下限之間，例如不低於 20%、不高於 80%。下限是為了避免 CMP 時低密度區被過度研磨；上限則是反向考量——密度太高會使蝕刻負載異常、lithography 的干涉效應惡化，甚至增加 CMP 後金屬殘留與橋接風險。此外，先進製程還有平坦度規則（如同一金屬層線寬差異限制）與多層累疊密度的限制。這些規則不是理論推導出來的整潔數字，而是從量產晶圓的缺陷統計中反覆校正出來的經驗曲線。

問題在於，設計者是為了邏輯與時序布線，不是為了密度而設計。標準元件排布的區域（cell rows）金屬密度自然較高，大型記憶體或巨集（macro）周邊的通道可能空無一物，整顆晶片的密度地圖先天崎嶇。要求設計者手工補密度既不現實也不精確，於是 fill 成為 EDA 工具的自動化任務：在佈局完成、時序收斂之後，fill 工具掃描 GDS，找出違反 density rule 的窗格，在剩餘空間中插入符合最小線寬與間距規則的 dummy 形狀。早期的 fill 是簡單的方形或長條鋪滿；後來的商業工具（Cadence、Synopsys、Siemens 皆有其產品線）發展出「smart fill」——在填 dummy 時同步做寄生參數檢查，避免 fill 本身把本來合格的時序擠壞。

這正是 fill 最微妙的地方：dummy metal 雖無電氣連接，卻有電氣效應。一條訊號線旁邊多了 dummy，就多了一份對地與對 dummy 的耦合電容，該線的延遲與串擾特性隨之改變。若 fill 在 STA 之後進行而未回饋寄生資訊，簽核結果就與實際晶片脫節。產業的解法有幾個層次：一是 fill-aware extraction，把 dummy 形狀納入寄生參數萃取，重新跑時序；二是 fill 與 routing 的整合，部分先進流程讓 fill 在布線階段就被視為障礙物保留通道；三是規則端明文規定 dummy 必須接地或必須浮接的處理方式——浮接的 dummy 會因電容耦合而抬升相鄰訊號的延遲（尚未穩定前的行為更難分析），接地 dummy 則需要在版圖上真的接到電源網，又增加繞線負擔。工程師之間流傳的教訓是：fill 不是裝飾，是晶片的一部分。

fill 的意義也隨製程演進而擴大。CMP 均勻化只是起點；在雙大馬士革銅製程中，fill 影響蝕刻停止層的平坦度與後續層的套疊（overlay）餘裕；在浸潤式微影時代，fill 影響局部光學環境的一致性，成為 OPC 與 litho-friendly design 的一部分；在 28nm 之後的 double patterning 世代，dummy 形狀也要通過 coloring 檢查。到 7nm 以下，某些製程甚至要求「patterned fill」——dummy 必須畫成與正式電路同構的規則圖形（例如統一間距的線端），以維持光學與 CMP 模型的線性度。fill 從「事後補丁」演變為「設計語法的一部分」。

從更大的視野看，density rule 與 dummy fill 是設計與製造之間一種特殊的契約形式：製造端無法直接告訴設計端「請把晶圓磨得平一點」，便把物理知識編碼成可檢查的幾何規則，而 EDA 把遵守規則的成本自動化到趨近於零。這個模式在 DFM（design for manufacturability）運動中被系統化——dfm 檢查項從 density、antenna、到 CMP 預測與 litho hot spot，逐一從口耳相傳的經驗變成 rule deck 裡的一行。教育層面也隨之改變：版圖工程師的新人訓練不再只是畫出連線，而是理解每一條規則背後的製程物理；工程文化從「能通 DRC 就好」轉向「理解規則為何存在」。一條為了讓研磨墊均勻受力而存在的假線，串起了物理、商業契約與工程教育三個世界，也預告了本書反覆出現的主題：先進製程的每一次物理妥協，最終都化約為設計自動化的一個新問題。