6.4 Critical Area Analysis：用機率幫良率定價#

半導體史上最早也最重要的經濟規律之一，是良率的學習曲線。一顆晶片從試產到量產，良率會隨時間與累積產量穩定爬升，背後的驅動力是缺陷的持續消除：顆粒污染、光學缺陷、製程偏移逐一被找到、根因分析、消滅。工程上最常用的模型把晶圓上的隨機缺陷（random defect）視為服從 Poisson 分佈的事件：若晶片面積 \(A\) 上的平均缺陷密度為 \(D_0\) ，則出現 \(k\) 個缺陷的機率為 \(P(k) = \dfrac{(D_0 A)^k e^{-D_0 A}}{k!}\) 。於是一個對缺陷完全敏感的面積，其良率為 \(Y = e^{-D_0 A}\) 。這個式子解釋了一個殘酷的事實：晶片越大、良率呈指數下降，die size 不只是成本問題，是指數級的成本問題。

但晶片並非處處等敏感。一條孤立在廣大介電層中的金屬線，被一顆多餘顆粒「橋接」到另一條線的機率，取決於顆粒的尺寸分佈與附近有沒有另一條線可以搭上；同樣地，一條線被顆粒「切斷」的機率，取決於顆粒大小與這條線自身的寬度。把這種「缺陷落在哪裡才會造成失效」的空間分析形式化，就是 critical area analysis（CAA）。對給定的缺陷尺寸 \(x\) ，critical area \(A_c(x)\) 定義為「缺陷中心若落在其中便會造成開路或短路的區域面積」。把它對缺陷尺寸分佈 \(f(x)\) （工業上常用冪次律 \(f(x) \propto x^{-p}\) ）加權積分，就得到該層的預期缺陷敏感度 \(A_{\text{eff}} = \int A_c(x) f(x)\, dx\) 。多層互連的總失效機率是各層、各失效模式的 Poisson 加總，配合經驗修正項（clustered defects 需要用 negative binomial 等模型處理缺陷聚簇），構成完整的良率模型。

CAA 的概念在 1980 年代由 Ferris-Prabhu、Stapper 等人在 IBM 的良率研究中系統化，成為此後數十年良率工程的理論骨幹。它的實際計算是幾何問題：對每一層、每一缺陷尺寸，計算所有線段間距小於 \(x\) 的條帶面積。早期靠解析近似與手工估算，1990 年代起 EDA 工具把它自動化——讀入完整 GDS，用 shape-based 的掃描或蒙地卡羅投點，輸出各層各失效模式的 \(A_{\text{eff}}\) 與預測良率。Siemens EDA（原 Mentor 的 Calibre_yield 家族）、Synopsys 與 Cadence 都有這類 yield analysis 產品，foundry 則以量產缺陷資料反推出 model card，把 \(D_0\) 與尺寸分佈參數「定價」給設計端。

「定價」不是比喻。一旦良率可以預測，設計決策就有了經濟上的貨幣。一個版圖選擇若把某層的 critical area 增加若干，乘上 \(D_0\) 與每片晶圓成本，就是可以換算成金錢的良率損失；反之，把大面積敏感結構拆小、增加線間距、避免細長孤立的電源網，都是「買保險」。這正是 DFM（design for manufacturability）運動的核心：在 90nm 之後，隨機缺陷之外又疊加了系統性變異（CMP、litho、刻蝕負載），良率不再是純粹的製造端問題，設計端握有相當的槓桿。foundry 為此把可製造性要求寫進 rule deck（如 minimum area rule、加寬電源線的建議、avoid narrow-neck 的規則），EDA 則把 CAA 從事後分析推進到佈局階段的即時回饋，讓 router 在繞線當下就知道「這樣繞會吃掉多少良率」。

CAA 與 yield model 的社會後果也值得記上一筆。良率預測成為晶圓廠與客戶議價的依據、成為 NRE 與 wafer pricing 的計算基礎，甚至成為 IP 授權時的風險分攤條款。Known good die（KGD）的概念——在封裝前就驗證 die 的良率——正是良率模型的商業延伸，為後來的 chiplet 時代（見第七章）鋪路：只有當良率可以被可靠預測與量測，把一顆大晶片切成多顆小 die 的經濟學才成立。而在教育層面，良率工程從製造廠的部門知識，變成 EDA 課程與 DFM 文獻中的標準章節，新一代設計工程師被期待同時理解 Poisson 分佈與布線演算法。

回到數學本質，CAA 的精神是把不可控的隨機性，透過幾何與機率轉換成可控的設計參數。設計者無法讓工廠少產生一顆顆粒，但可以讓每一顆顆粒更難擊中要害。這種「在雜訊的世界裡設計得不易被打死」的思維，與其說是製造技術，不如說是一種工程哲學；而 EDA 的角色，是把這個哲學從口號變成可以每天跑、每顆晶片都算的常規流程。