7.1 超越摩爾：2.5D、CoWoS 與 InFO 的誕生#

摩爾定律的引擎在 2010 年代明顯降速。電晶體微縮的邊際成本節節上升：20nm 世代的多重曝光、FinFET 的製程複雜度、設計與驗證費用的指數成長，使得「每一代把晶片做小做便宜」的公式失靈，業界開始區分「More Moore」（繼續微縮邏輯製程）與「More than Moore」（用封裝與系統整合換取性能）。後者這條路線的關鍵洞見是：既然把邏輯製程推進一代要數十億美元，那麼把不同製程、不同功能的 die 用先進封裝拼在一起，也許能以更低的代價得到接近系統級的提升。先進封裝於是從後段配角，升格為半導體創業的主戰場。

這條路線的兩座里程碑都出自台積電。第一座是 CoWoS（chip-on-wafer-on-substrate），2012 年前後量產，第一個重量級客戶是 Xilinx 的大型 FPGA：把 FPGA die 與多顆 HBM（高頻寬記憶體）放在一片矽 interposer 上，interposer 提供密集的 die-to-die 佈線，再整體封裝到有機基板上。CoWoS 屬於 2.5D 封裝——die 並排（而非垂直堆疊）在 interposer 上，故稱 2.5D 而非 3D。它解決的痛點極為真實：2010 年代 FPGA 與 AI 加速器的性能瓶頸不在運算而在記憶體頻寬，傳統上把記憶體放在基板上的封裝，走線又長又耗電；有了 interposer，記憶體介面可以縮到毫米級，頻寬與功耗同時改善。NVIDIA 的 P100（2016 年）採用 CoWoS 搭載 HBM2，從此 AI 加速器與 CoWoS 產能綁在一起，成為後來 AI 晶片荒中最搶手的製程資源。

第二座里程碑是 InFO（integrated fan-out），2016 年量產並用於 Apple A10 處理器。它的技術血統可追溯至 Infineon 在 2000 年代開發的 fan-out WLP（扇出型晶圓級封裝）：不用基板與打線，直接把 die 埋進重組晶圓（reconstituted wafer），以 RDL（重佈線層）把 die 的焊墊扇出到封裝球位置。台積電的貢獻是把這項技術工程化到行動處理器的可靠性與良率水準，並發展出把多顆 die 整合在同一片重組晶圓上的版本（InFO_oS、InFO_PoP 等衍生）。InFO 的意義在於市場區隔：CoWoS 面向高效能、高價位的運算晶片，InFO 面向智慧手機的大量低成本封裝。台積電以此證明了先進封裝不是實驗室技術，而是可以規模量產、撐起十億級裝置的工業能力。Apple、AMD、NVIDIA、Broadcom 陸續成為 2.5D/3D 封裝的大客戶，先進封裝營收在台積電的版圖中從零星項目成長為獨立的業務支柱。

從技術結構看，2.5D 的核心資產是 interposer 的佈線密度：矽 interposer 用後段金屬層布線，線距可達微米級，遠優於有機基板的百微米級；缺點是成本與尺寸上限，於是業界又發展出以 RDL 取代矽的 interposer-less 方案（如台積電的 InFO_oS 與後續的 CoWoS-L 混合路線）。真正的 3D 堆疊（die 垂直疊在 die 上）則需要 TSV、micro-bump 與 hybrid bonding，這些工藝細節留待下一節。這裡要指出的是驅動這一切的經濟邏輯：把系統拆成多顆 die，每顆 die 都可以使用最合適的製程——邏輯用 3nm、類比用 28nm、記憶體用 DRAM 製程——而不必把昂貴的先進節點浪費在不縮小也無益的電路上。這是「良率與面積的指數關係」（第六章 CAA 一節）的翻轉應用：die 越小良率越高，把大 die 切成小 die，等於把良率損失從指數級壓縮成線性級。

這個轉向重塑了產業版圖。OSAT（封裝測試廠）與 foundry 的勢力界線被改寫——先進封裝需要精密的佈線與檢測，與前段製程的能力愈來愈重疊，台積電以 SoIC、CoWoS、InFO 構成 3DFabric 家族，Intel 推出 Foveros 與 EMIB，三星推出 X-Cube，各家爭奪「先進封裝即服務」的新戰場。CHIPS Act 與地緣政治更讓封裝從「可外移的低階勞力」變成「戰略產能」，美國、日本、歐洲的補貼政策都明確涵蓋先進封裝。對 EDA 產業而言，這是一個全新的設計對象：過去封裝設計是機械與電氣工程師的領域，如今 die-to-die 的時序、功耗、熱與應力都需要在晶片設計階段協同分析，下一節與 7.3 節將分別從工藝與工具兩端展開。摩爾定律或許在放緩，但把晶片「疊」起來、「拼」起來的工程學，才剛剛開始加速。