7.2 TSV、Micro-bump 與 Hybrid Bonding：垂直連接的工藝#

先進封裝的全部承諾，繫於一個樸素的工程問題：怎麼把電訊號從一顆 die 垂直送到另一顆 die？水平方向，互連有佈線層可用；垂直方向，傳統封裝的答案是打線（wire bonding）或覆晶（flip chip）的焊球，兩者的連接密度都在百微米量級，與晶片內部奈米級的佈線相差四個數量級。垂直連接的工藝演進史，就是不斷把這個「封裝尺度」壓向「晶片尺度」的歷史。

第一個關鍵技術是 TSV（through-silicon via，矽穿孔）。TSV 在矽基板中蝕刻出深孔、以介電層與阻障金屬襯裡後填入銅，讓 die 的正面（或背面）與對面的 die 直接以短銅柱相通。TSV 的研究從 2000 年代初的學界與 Bell Labs、IBM、東芝等公司的先導工作起步，最早的量產應用是 CMOS 影像感測器：把感光晶片與處理電路晶片以 TSV 堆疊背對背，讓感光面積最大化。2011 年前後，記憶體產業把它發揚光大——HBM（high bandwidth memory）以 TSV 把多層 DRAM die 垂直疊起、以矽 interposer 或直接堆疊方式與邏輯 die 相連，成為 AI 時代的標配。TSV 的製程挑戰在於「深寬比」：孔徑數微米、深度數十到上百微米，蝕刻要深而直，銅填孔要無空洞，且銅與矽的熱膨脹係數不同會在後續退火中產生應力與突出（keep-out zone 因此成為設計規則的一部分）。TSV 本身不便宜，但它是 2.5D interposer 與 3D 堆疊共用的地基。

第二個技術是 micro-bump（微凸塊）。die 與 die（或 die 與 interposer）之間以微小的銅柱凸塊對接，加熱迴焊完成鍵合。micro-bump 的 pitch 從 40–50μm 起步，逐步壓到 25–30μm，是 CoWoS 與 HBM 量產的連接主力。但迴焊有一個物理下限：熔融焊料有表面張力，pitch 太小時相鄰凸塊會互相拉扯、橋接，無法再縮。突破這個下限的是第三個、也是最革命性的技術：hybrid bonding（混合鍵合）。

Hybrid bonding 的概念是「同時鍵兩種介面」：die 表面的焊墊周圍先以 CMP 磨出原子級平坦的介電層，兩顆 die 在室溫下以介電層對介電層（通常是 SiO₂ 或 SiCN）先做預鍵合，介電層的鍵合力固定住兩顆 die 的相對位置，然後退火，讓焊墊的金屬（銅）膨脹並相互擴散，形成 metal-to-metal 的直接連接。介電層「黏」住、金屬「導」電，故名 hybrid。因為沒有熔融焊料，pitch 不再受表面張力限制，一路壓到 10μm 以下，學術與先導生產已達 1μm 以下。它的先驅是法國 Soitec 與 CEA-Leti 在 2000 年代發展的直接鍵合技術（原用於 SOI 晶圓鍵合，這也是 hybrid bonding 與 SOI 技術的血緣），2010 年代後期被 AMAT、應材系設備與 foundry 量產化。台積電把 hybrid bonding 實現在 SoIC（system-on-integrated-chips）平台中，用於連接極高密度的 die-to-die 堆疊；AMD 的 3D V-Cache 是最著名的應用——把 SRAM 快取 die 以 hybrid bonding 疊在 CPU die 上，鍵合密度使快取頻寬大幅提升。

回顧這條工藝鏈，TSV、micro-bump、hybrid bonding 各自把連接 pitch 壓低一個數量級，而每壓低一個數量級，能搬運的資料量就提升一個數量級，能堆疊的功能層就多一層。這條鏈的兩端各連著一個產業事實：上端連著 HBM、3D 快取、CIS 等「垂直堆疊即性能」的產品形態，下端連著 CMP、鍵合對準（bonding aligner）、無空洞檢測（scanning acoustic microscopy）、以及 KGD 測試等製造基礎設施。特別值得注意的是測試制度：3D 堆疊中一顆壞 die 會報廢整個堆疊，因此 die 級的良率驗證（KGD）成為堆疊經濟學的前提，測試廠與 foundry 為此發展出 die 級的已知良品流程與冗餘設計（如 HBM 層內的 repair）。

對設計端而言，這些工藝不是黑箱，而是必須進入模型與工具的約束。micro-bump 與 hybrid bonding 的焊墊是 die 上真實的佈局障礙與寄生網路，bump map 需要與 die 的 RDL、TSV 位置、供電網協同規劃；鍵合造成的應力會影響電晶體參數（壓電效應），需要 keep-out 區；die 變薄到數十微米後的翹曲（warpage）限制 die 的最大尺寸。這些都是 7.3 節要談的 3D IC EDA 工具的輸入。垂直連接的工藝史告訴我們：半導體的進步從來不只是「在平面上畫得更細」，還包括「在垂直方向把不同的矽黏得更近、更密」——而每一次黏得更密，設計自動化就得重新發明一次自己。