7.3 Chiplet 時代的 EDA：跨晶片的 APR、熱與應力分析#

Chiplet 不是新點子——把系統拆成多顆晶片的想法在多晶片模組（MCM）時代就存在——但它在新世代的爆發，靠的是一組經濟條件的成熟。最直接的推力是良率：die 的缺陷機率隨面積呈（近）指數成長，一顆 800mm² 的巨型 die 在先進節點的良率可能慘不忍睹，切成四顆 200mm² 的 die，良率損失從指數級降為線性級。AMD 的 Zen 2（2019 年，台積電 7nm）是轉折點：把 CPU 拆成小顆的 core complex die（CCD）與大顆的 I/O die，CCD 用最貴的 7nm、I/O 用成熟的 12nm，單顆晶片的邏輯製程成本大幅下降，市場反而獲得更多核心。此後 AMD 的 EPYC 與 Ryzen 全線 chiplet 化；Apple 的 M 系列與 Ultra 世代以 2.5D 拼接兩顆 die；NVIDIA 在 Blackwell 世代把 GPU 拆成兩顆 die（reticle-limited 的產物）搭配 CoWoS；Intel 以 Foveros 與 EMIB 推出 Meteor Lake 等多 die 產品。chiplet 從節省成本的技巧，升級為先進產品的標準架構。

對 EDA 產業而言，chiplet 帶來的不是一個新工具，而是一次設計對象的重構。傳統晶片設計的邊界就是 die 的邊界：APR（place and route）、時序簽核、功耗分析、熱分析都在一個 die 內閉環。multi-die 系統打破了這個閉環，製造出一系列新問題。

第一類是跨 die 的物理實作。die-to-die 的介面（bump map、RDL、interposer 佈線）本身就是一個設計層級：哪些訊號走哪個 bump、die 內的 port 與 bump 的對應、interposer 上的走線長度與阻抗控制，都需要在 die 設計與封裝設計之間來回收斂。EDA 工具因此發展出 multi-die 的 floorplanning 與 die partitioning 能力：在架構階段就評估「哪些功能放同一顆 die、哪些切開」，以 die-to-die 頻寬、延遲與功耗為代價函數做分割。這是傳統 RTL 設計中不存在的決策層。Cadence 的 3D IC 平台（Integrity 3D-IC，整合 Innovus、Voltus、Tempus）、Synopsys 的 3DIC Compiler（與 Fusion Compiler、HSPICE 生態整合）、Siemens EDA 的 3D-IC 流程，都是把 APR、寄生、時序、電源、熱分析放在同一個 multi-die 資料模型上的嘗試。開源陣營也有呼應：OpenROAD 社群與相關研究（如基於 OpenROAD 探索 multi-die floorplanning 的學術工作）把 3D IC 的自動化當作可研究、可教學的問題，而非黑箱商業工具。

第二類是跨 die 的簽核閉環。時序不再止於 die 邊界：訊號從 A die 的 FF 經 micro-bump、interposer 走線、到 B die 的 FF，這條路徑的延遲由 die 內繞線、bump 寄生、RDL 三段組成，任何一段變動都影響 setup/hold，因此需要 die-to-die 的 STA 與寄生模型交換（die 端輸出介面的 ibis/IMD 級模型，封裝端回饋 S 參數或寄生網表）。功耗與電壓降（IR drop）也跨 die：兩顆 die 共享供電網路，一顆 die 的電流突波會在互連的電源路上產生壓降與雜訊。這些問題的工程解法是「模型交換 + 多工具協同」，而協同的品質取決於資料格式與介面契約——這正是 7.4 節 UCIe 標準化的動機之一。

第三類、也是最獨特的一類，是熱與應力。3D 堆疊的熱路徑是垂直的：下層 die 的熱必須穿過上層 die 才能到散熱器，兩顆高功耗 die 疊在一起，熱會互相加熱。這使得靜態熱預算不再足夠——工具必須做 power-thermal co-analysis：以動態功耗圖為輸入，解熱傳導方程 \(\rho c \dfrac{\partial T}{\partial t} = \nabla \cdot (k \nabla T) + q\) ，輸出溫度場，再把溫度場回饋到漏電模型（漏電流隨溫度指數上升，形成正回饋）與時序模型，做熱感知的 placement。應力分析同樣關鍵：die 變薄、材料異質（矽、銅、焊料、underfill）、堆疊造成明顯的翹曲與局部應力，而應力經壓電效應改變電晶體參數（mobile carrier mobility 隨應力方向變化），因此在焊墊與 TSV 周圍需要 keep-out zone，在 die 邊緣需要應力感知的 placement 約束。機械模擬（有限元素）與晶片設計工具的耦合，是 chiplet 時代 EDA 最新的整合戰線。

更廣地看，chiplet 改變了設計團隊的組織方式。設計公司開始像系統公司一樣思考：die 級的 IP 重用、跨專案的 die 平台化（同一顆 I/O die 配不同 CCD）、以及對供應商 die 的整合驗證，都需要新的流程與契約（KGD、介面規格、籤核責任劃分）。人才需求也變了：懂封裝的晶片工程師、懂熱傳的 APR 工程師成為稀缺組合，EDA 公司的 application engineer 背景從純電機擴展到機械與熱流。工具的商業模式也隨之演進——賣單點工具變成賣 multi-die 的整合平台與 flow。可以說，摩爾定律放緩之後，EDA 的成長曲線並沒有跟著放緩，只是換了方向：從把一顆晶片設計得更好，變成把很多顆晶片設計成一個系統。