8.1 BSPDN 與 PowerVia：電源改走背面之後#

半導體產業在二十世紀的最後三十年裡，幾乎所有創新都發生在晶片的「正面」——那個電晶體與金屬互連層層堆疊的世界。從鋁互連到銅互連（IBM 於 1997 年率先導入）、從二氧化矽閘極介電層到 high-k metal gate（Intel 45 nm，2007 年）、從平面電晶體到 FinFET（Intel 22 nm，2011 年），工程師的想像力始終被一個前提限制著：晶圓背面是拿來與封裝基板黏合的，不該也不能碰。

這個前提在 2020 年代被打破了。當製程節點推進到 3 nm、2 nm 之後，正面金屬互連（frontside metallization）變得極度擁擠：訊號繞線（signal routing）需要愈來愈多的金屬層，而電源網路（power delivery network, PDN）同樣要在有限的金屬資源裡搶位子。傳統上，VDD 與 VSS 的 power rail 與訊號線共用正面金屬，兩者爭搶的結果是 IR drop（電壓降）惡化、繞線 congestion 上升、設計收斂愈來愈難。工程師開始問一個簡單卻革命性的問題：為什麼不把電源移到晶片背面去，讓正面完全留給訊號？

這就是背面供電網路（backside power delivery network, BSPDN）的由來。概念上，它在晶圓的背面直接製作金屬供電層，透過貫穿整片矽基板的垂直導通結構——奈米矽穿孔（nano-TSV，或稱 thermalVia / backside via）——把電源從背面一路送到電晶體的正下方。這樣一來，電流不必再繞過上方數十層薄薄的互連金屬，供電路徑大幅縮短，IR drop 與 power distribution 的寄生電阻都顯著改善。業界評估，BSPDN 可以讓供電網路的電阻下降一個數量級左右，對於電流密度不斷攀升的高效能運算晶片而言，這不是錦上添花，而是必要的解方。

第一個把 BSPDN 量產化的，是 Intel。2024 年，Intel 公開展示搭載 PowerVia 技術的測試晶片（以 Blue Sky Creek CPU core 為基礎，搭配 Intel 4 等效製程），並宣布 PowerVia 將成為 Intel 18A 及後續節點的關鍵模組，預計 2025 年進入量產。Intel 的策略位置很微妙：在 EUV 落後台積電、GAA 電晶體也不再獨有的局面下，PowerVia 是 Intel 難得一項「業界第一」的結構性創新。台積電則相對保守，選擇在 N2 先用 GAA nanosheet 電晶體，把 BSPDN 留到 A16 節點——台積電給它取的名字是 Super Power Rail——以客戶端的產品週期為考量，讓需要極致供電效率的 HPC 晶片在 2026 年後才有機會採用。三星也在其 SF2Z 等後續製程中規劃了背面供電。三大先進製程陣營殊途同歸，代表 frontside-only 的時代確實結束了。

但從 EDA 的角度來看，BSPDN 帶來的挑戰遠比「多一層金屬」複雜得多。

第一是電源網路建模的改變。傳統 IR drop 分析只看正面金屬層的 RC 網路；BSPDN 引入之後，供電路徑橫跨正面金屬、nano-TSV 陣列、背面厚金屬層，甚至涉及矽基板本身的電阻。靜態與動態 IR drop 分析工具必須把這個三維的混合結構納入模型，而 nano-TSV 的密度、位置、尺寸直接影響供電品質——這變成了需要最佳化的變數，而不是固定的假設。

第二是正反面 co-design。晶片現在有兩個「面」：正面有 signal routing、standard cell、FinFET；背面有 power via 與供電層。背面金屬的佈局會透過應力與電性影響正面元件，兩面之間存在耦合。P&R 工具、physical verification 工具都必須支援「雙面版圖」的資料模型，DRC／LVS 的規則數量與複雜度也隨之暴增。Foundry 的 design rule manual 從一本變成兩面各半，設計團隊的學習曲線陡峭了起來。

第三是熱與應力。背面供電層佔用了原本給封裝散熱的晶片背面，散熱路徑被改變；nano-TSV 貫穿基板引入新的熱機械應力（thermo-mechanical stress）來源，可能影響載子遷移率與可靠性（reliability）。熱模擬（thermal simulation）、應力分析與電氣分析的整合，成為新的签核（signoff）課題。

值得一提的是，BSPDN 也改變了標準元的內部設計。傳統 cell 的 power rail 走在 cell 邊界的 M0/M1 金屬上；BSPDN 時代，電源從 cell 正下方由背面經 nano-TSV 送進來，cell 的幾何結構、contact 位置乃至 library 的抽象模型都要重做。這又把我們拉回第七章談過的設計與製程協同優化（DTCO）的主題——背面供電從來不只是「製程模組」，它是一場牽動設計規則、EDA 工具、標準元 library 與封裝技術的系統性變革。

從更長的歷史眼光看，BSPDN 是半導體工程師第三次「利用第三維」的嘗試：第一次是從二維平面電晶體走向 3D FinFET（2011），第二次是堆疊式 SRAM 與 3D 封裝（CoWoS、Foveros，2018 前後），第三次則是把互連本身翻到背面。每一次翻轉，受益最大的都不是製程工程師，而是那些能把新的物理結構轉換成可設計、可驗證、可自動化流程的 EDA 與封裝工程師。晶片設計的「正面思維」已經終結，下一個十年的版圖，將同時畫在晶圓的兩面上。