8.2 AI for EDA：從 DRC 修復到布局生成#

EDA 產業有一個長期的痛點：設計收斂本質上是一個組合爆炸的搜尋問題。一顆數百萬 cell 的 SoC，floorplan、placement、clock tree synthesis、routing 每個階段的決策空間都大到無法窮舉，傳統工具依靠啟發式演算法（heuristics）與工程師的經驗反覆迭代，一輪 P&R 常常要跑數天，收斂失敗就重來。工程師私下稱這種流程為「跑 iteration」，一個 tape-out 前跑上百次並不稀奇。強化學習（reinforcement learning, RL）出現之後，業界很快意識到：這種「動作—回饋—改善」的迴圈，跟 RL 的範式驚人地吻合。

把這個直覺推到頂點的是 Google。2021 年 6 月，Anna Goldie 與 Azalia Mirhoseini 等人在《Nature》發表論文，宣稱用深度強化學習（基於 graph neural network 的 policy）做 macro placement，能在數小時內產出媲美甚至超越人類工程師數週努力的布局結果，並用於 Google TPU 的設計。這篇論文引爆了整個學界與 EDA 產業的關注——如果晶片布局可以被 AI 自動化，EDA 產業的工作流程將被徹底改寫。

然而科學的進展很少是一路順風。2022 年 ISPD 會議上，來自學術界（包括 UCSD 的 Andrew Kahng 團隊）的研究者對該論文提出系統性的重現性批評：指出其實驗比較基準不夠公平、部分結果無法在相同條件下重現、某些所謂「超越人類」的對照組設定對 RL 有利。2023 年，MIT、UCSD 等機構的研究者在 IEEE 的期刊與研討會上發表更完整的反駁，認為該方法在公平比較下並未穩定優於現有的模擬退火（simulated annealing）等方法。這場爭議本身極具教育意義：它讓整個 EDA 社群學會用更嚴謹的標準檢視「AI 設計晶片」的宣稱——基準線（baseline）的公平性、重現性、以及「人類工程師」的定義，都是不能含糊的。

儘管如此，AI for EDA 並沒有因此退潮，反而以更務實的方式滲透進產業。最大的推手是 EDA 三巨頭自己。Synopsys 於 2020 年推出 DSO.ai，用強化學習在 P&R 參數空間中搜尋最佳組合，把過去需要數百次 iteration 的調參過程壓縮到數十次；2023 年宣布已有數十家客戶採用，並完成超過上百次 tape-out。Cadence 隨後推出 Cerebrus，同樣以 RL 為核心做 design space exploration，號稱能同時改善 PPA（power, performance, area）。西門子 EDA（Siemens EDA，前身 Mentor Graphics）也在其流程中導入機器學習輔助的簽核加速。這些產品的共同點是：不取代物理設計工具本身，而是讓工具「更聰明地使用自己」——RL 扮演的是自動調參員（autotuner）的角色。這在商業上極為聰明：EDA 公司不必重新發明 placer 或 router，只需在最外層包一層學習演算法，就能向客戶收取新的授權費。

在 RL 之外，機器學習在 EDA 各環節的落地更早也更安靜。DRC hotspot 預測是最典型的例子：先進製程的設計規則手冊厚達數千頁，某些 layout pattern 會成為良率殺手（yield killer），傳統做法是靠工程師累積 pattern library；ML 模型（特別是 CNN 與 GNN）可以從歷史 tape-out 資料中學習辨識高風險的版圖特徵，在設計早期就發出警告，省下數週的修復時間。同樣的思路也用於 congestion 預估——在 placement 階段就預測 routing 的擁塞熱點，避免進入 detail routing 之後才發現無解。計算微影（computational lithography）領域的 OPC（optical proximity correction）更是重災區：一次全晶片 OPC 的計算量極為龐大，NVIDIA 與 ASML、台積電合作，用 GPU（cuLitho 平台）加速 OPC 與 inverse lithography 的運算，將原本需要數天的計算壓縮到數小時——這是 AI 與異構運算硬體回頭加速 EDA 本身的有趣循環。

2023 年之後，大型語言模型（LLM）加入戰局。Synopsys 推出 Synopsys.ai 與 Copilot 式的輔助介面，讓工程師用自然語言查詢設計資料、產生 testbench 與腳本；Cadence 也推出 JedAI 與 Cerebrus 的 AI 整合平台。開源社群則走另一條路：以 OpenROAD 為基礎的研究者嘗試用 ML 做 flow 預測與自動調參，LLM 輔助撰寫 Verilog／Veryl 等硬體描述語言的實驗（如 ChatGPT 產生簡單 RTL 的評測論文）也大量出現。學術會議（DAC、ICCAD、MLCAD）上，AI for EDA 從邊緣議題變成主軸。

回頭看，這波浪潮的結構其實很清晰：RL 負責參數尋優，ML 負責預測與分類，LLM 負責介面與程式碼生成，GPU 負責加速計算密集的物理模擬。四者疊加，改變的不是 EDA 的演算法核心，而是工程師與工具的互動方式與時間尺度。那些曾經要跑一整夜的 iteration，正在被壓縮成幾小時的智慧搜尋；那些需要二十年經驗才能累積的 DRC 直覺，正在被訓練成模型的權重。AI 沒有取代晶片工程師，但它正在重新定義「經驗」的儲存與傳遞方式——這或許才是 AI for EDA 最深遠的影響。