8.3 DTCO 與 STCO：設計、製程、系統的三方談判桌#

在摩爾定律的黃金年代，「節點」的定義是清晰的：每一代製程，電晶體的特徵尺寸按比例縮小（scaling），閘極長度、金屬 pitch、電晶體密度都有明確的數字目標。Dennard scaling（1974 年提出的電壓隨尺寸等比縮小定律）讓每一代同時獲得更快、更省電的電晶體，設計端只要「照單全收」就能受益。那是一個製程說了算的時代：foundry 定義節點，設計端被動接收 design rule，EDA 工具跟在後面適配。

這個單向的權力結構在 2010 年代逐漸瓦解。Dennard scaling 在 90 nm 前後失效（漏電流讓降壓不再等比），28 nm 之後特徵尺寸的「名詞」與實際物理尺寸脫鉤——所謂「7 nm」「5 nm」早已不代表任何真實的閘極長度，而是行銷代號。更關鍵的是，單純縮小尺寸的邊際效益急劇下降：光罩成本、EUV 曝光次數、design rule 數量都在暴增，但標準元的速度與功耗改善卻愈來愈有限。產業開始意識到：問題不再是「如何把電晶體做小」，而是「如何讓整顆晶片變得更好」。答案不能再只從製程端找，必須讓設計端的需求反向參與製程的定義。這就是 DTCO（design-technology co-optimization）的核心思想。

DTCO 的實質，是在一個新節點的技術定義階段，就把設計端的關鍵指標——標準元的高度、gate pitch、contact 結構、cell library 的組合——納入製程選項的評估。最經典的案例是「cell 縮放的談判」：傳統上 foundry 會縮小 gate pitch 來提高密度，但 DTCO 分析可能顯示，與其極限縮小 gate pitch（導致接觸電阻與變異性惡化），不如把金屬 pitch 的縮放資源挪給 M1/M2 訊號層，配合「fin depopulation」（減少每個電晶體的 fin 數，從 3 fin 到 2 fin 再到單 fin）與 contact-over-active-gate（COAG，讓 contact 直接跨在閘極上方）等結構創新，換取單一 standard cell 高度從 7.5 track 縮到 6 track 甚至 5 track。Intel 的 10 nm／Intel 4、台積電的 N7 到 N5，都經歷過這類「pitch 換 cell 高度」的取捨。換句話說，每一代的 density 進步，愈來愈少來自「電晶體本身縮小」，愈來愈多來自「cell 的拓撲結構被重新設計」——而這需要設計、製程、EDA 三方在製程鎖定（process freeze）之前就坐下來談。

DTCO 的執行工具也成一門生意：foundry 會提供所谓的「DTCO deck」，EDA 公司提供點工具（如 ANSYS／Synopsys 的寄生參數與變異性分析、可測試性評估），把 candidate 製程選項跑過一輪虛擬設計（virtual prototyping），評估 PPA 與良率的綜合影響。這個「談判」的成本極高——每一次假設變更都需要大量的模擬——但相對於 tape-out 之後才發現架構性錯誤，它便宜得多。

然而 DTCO 仍有其極限：它優化的對象是「一顆晶片」，但系統的效能瓶頸往往在晶片之外。2020 年代，先進封裝（2.5D/3D IC，如 CoWoS、Foveros、SoIC）與 chiplet 架構興起，系統的設計自由度從「單一 die 內部的電晶體擺放」擴展到「多顆 die 之間的堆疊與分工」。一個 HPC 系統的頻寬、散熱、成本，更多取決於 die 要切多大、HBM 要堆幾層、互連用 UCIe 還是 SerDes——這些是 DTCO 的框架無法涵蓋的。

於是 IMEC（比利時的跨國半導體研究機構）在 2020 年前後提出 STCO（system-technology co-optimization）：把優化的範圍再向外推一層，讓系統架構、封裝技術、製程選項在最早的階段共同決策。STCO 的精神是：未來的「節點」不再由最小的電晶體定義，而是由「系統層級的最佳分割（partitioning）」定義——哪些功能留在先進節點的邏輯 die、哪些搬到 I/O die、哪些用成熟製程做記憶體、哪些用 3D 堆疊直接疊上去。IMEC 的研究總監們多次在公開演講中指出：當晶片堆疊從 2D 走向 3D，「電晶體密度」這個指標會被「系統密度」（每立方毫米的功能量）取代。

這個轉移背後是深刻的權力結構變化。過去五十年，節點定義權在 foundry（Intel 時代在 IDM 手中），設計公司只能在選單上點菜；DTCO 讓大客戶（蘋果、高通、NVIDIA）拿到部分話語權，他們的工作負載特徵直接影響下一代的 design rule 取捨；STCO 更進一步，把封裝廠（日月光、Amkor）、HBM 供應商（SK hynix、三星）也拉上談判桌，系統公司變成真正的架構主導者。NVIDIA 的 Blackwell 用兩顆 die 加 3D 封裝合成一顆 GPU，就是 STCO 思維的具體展現——那個「節點」的邊界，早已不在光罩的邊緣，而在整個系統的散熱與頻寬極限上。

對 EDA 產業而言，DTCO 與 STCO 是危機也是機會。傳統的點工具（ placer、router、extractor）無法回答「這顆 die 該切多大」的問題，於是新類別的工具應運而生：系統級的 thermal／stress co-simulation、chiplet 之間的 UCIe 互連建模、3D 堆疊的電源完整性分析。EDA 的邊界，正從「晶片內」擴張到「系統間」。這也呼應了本書一路的主線：每當物理製造的維度增加一層，軟體就必須多想一層。談判桌的位子變多了，但坐在桌前的，始終是那些能把物理約束翻譯成設計語言的人。