9.1 3D-IC 與先進封裝的下一戰場#

摩爾定律的物理極限，正在把半導體產業推向第三個維度。當電晶體微縮的成本曲線不再下降——業界普遍承認 3nm 之後每電晶體成本已難以持續降低——先把晶片「疊起來」就成了新的出路。台積電的 CoWoS 與 SoIC、英特爾的 Foveros、AMD 用台積電先進封裝打造的 EPYC 與 MI 系列，都證明了一件事：先進封裝與 3D 積體化已經不是配角，而是延續系統性能成長的主戰場。

技術光譜上有幾個關鍵層級。最外圍是 2.5D interposer：把多顆 die 並排放在矽中介層上，靠 TSV（Through-Silicon Via）連接，HBM 記憶體與 GPU 的結合是最典型的應用。再往裡是 3D stacking：die 直接疊 die，靠 TSV 與 microbump 垂直互連，頻寬密度高、延遲低，但散熱與電源完整性變成噩夢。最前緣則是混合鍵合（hybrid bonding）：取消焊料，直接把銅墊以原子級鍵合，互連密度可達每平方毫米數萬個點，遠超 microbumping 的極限——這正是 3D NAND、未來運算-in-memory 與 die-to-die 超高頻寬介面的核心技術。

這波轉變對 EDA 的衝擊是根本性的。傳統的物理設計工具假設「單一 die、平面佈局」，而 3D-IC 要求工具能同時處理多個 die 的疊合、跨 die 的 timing 與 power 分析、熱與電的耦合——熱尤其致命：下層 die 的熱要穿過上層 die 散出，placement 決策直接決定熱點分佈，「熱感知」（thermal-aware）從 nice-to-have 變成必備。學術界對此的回應是大量 co-design 研究：把 thermal model 嵌入 placement 演算法、在繞線時同時考慮跨 die 通孔分配、以強化學習聯合優化疊置與佈局（如近年出現的 OrLM 等以 RL 做 3D placement 的學術方向），這些都還是研究趨勢而非成熟產品，但方向已經清晰：3D 設計不能是「先把每層做好再疊起來」，必須從一開始就 co-design。

OpenROAD 社群對此有清楚的佈局。開源 EDA 進入 3D-IC 的優勢在於：這個領域太新，商業工具同樣在摸索，開放平台反而可以快速實驗；而且學術研究者需要一個可以修改內部演算法的環境，這正是開源的本質。OpenROAD 的 3D-IC 延伸（社群中以 OpenROAD-3D 等名義發展的研究分支）聚焦在：支援 multi-die 的 floorplan 與 placement、結合混合鍵合 microbumping 級互連的設計規則、以及熱與繞線的 co-design 流程。具體的模組與流程仍在快速演化中，不宜過早斷言其最終形態，但「以開源平台承載 3D 設計方法學研究」這個定位已經確立。DARPA 的相關計畫（如 ERI 2.0 對 3D 化與異質整合的資助）也持續為這類開放工具注入資源，延續了 OpenROAD 原始計畫「以開源打破 EDA 壟斷」的政策意志。

歷史地看，這是封裝技術的第二次革命。第一次發生在 1960 年代：IBM 的 Gerstner 之後的陶瓷模組與 1980 年代 SMT 表面黏著，把封裝從機械保護件變成電氣元件。而過去二十年，封裝的角色從「連接晶片與電路板」升級為「承載系統架構」——當製程微縮越來越貴，把不同製程的 die（邏輯用 3nm、記憶體用 DRAM 製程、類比用成熟製程）以最合適的製程分別製造再組裝，反而更經濟。這就是 chiplet 思想：摩爾定律的「單晶片越做越大」讓位給「系統越做越散、再靠封裝聚攏」。UCIe（Universal Chiplet Interconnect Express）標準在 2022 年由 Intel 牽頭成立聯盟，正是為 die-to-die 互連建立統一介面——這種「競爭者共同訂標準」的場景，唯有在單一公司無法獨享微縮紅利時才會出現。

對開源社群而言，chiplet 時代藏著一個更深的機會：如果 die-to-die 介面標準化、封裝設計方法學開放化，那麼中小型公司與大學也能參與「系統級晶片」的設計——過去只有百億美元公司才玩得起的遊戲。台灣在先進封裝製造上居於世界關鍵地位（CoWoS 產能即是一例），若能在設計工具與方法學的開放生態上同步投入，製造優勢才可能轉化為生態優勢。3D-IC 的戰場不在平面，而在垂直；EDA 的下一戰，則在開放與封閉之間。