1.3 rueda 的架構：一個指令串起所有工具#

rueda/
├── reda/            CLI：每個工具一個子指令
├── eda/             與語言無關的後端
│   ├── src/           網表、block RAM、輸出格式、閘級模擬、時序約束、功耗
│   ├── src/fpga/      iCE40 / ECP5 映射、自己的佈局佈線與位元流、虛擬 iCEBreaker
│   ├── src/asic/      標準單元流程：佈局、時脈樹、繞線、時序、DRC/LVS、GDS
│   ├── src/pdk/       Liberty / LEF / DEF 解析、SKY130 綁定
│   ├── bits/          與前端共用的位元向量
│   └── tools/         SKY130 下載、KLayout 的 GDS / LVS / 天線檢查
├── veryl/           Veryl 語言
│   ├── sim/           事件驅動模擬器
│   ├── synth/         Veryl → 網表、閘級模擬
│   ├── emu/           Veryl → WebAssembly（週期式）
│   ├── examples/      設計範例、RISC-V SoC、RV64 開發板
│   └── tutorial/      教學與虛擬實驗課
├── fluxa/           Fluxa 語言（高階合成：任務與通道）
│   ├── sim/           模擬器（多執行緒或協作式排程）
│   ├── synth/         Fluxa → 網表
│   ├── emu/           fluxa-emu
│   └── docs/          語言規格與版本紀錄
├── riscv/           RISC-V 軟體
│   ├── rvtools/       C 編譯器、組譯器、RV32 指令集模擬器
│   └── rvemu/         RV64 開發板模擬機（含 WebAssembly JIT）
└── web/             網頁 IDE（TypeScript）；wasm/：它的 WebAssembly 核心

$mem:NAME          儲存位元
$mem:NAME:clk      寫入時脈
$mem:NAME:we       寫入使能
$mem:NAME:wa       寫入位址
$mem:NAME:wd       寫入資料
$mem:NAME:ra0      讀取位址（port 0）
$mem:NAME:rd0      讀取資料（port 0）
$mem:NAME:init     初始內容

/// 一個位元：編譯期常數，或一條網線（net id >= 2，如 yosys JSON）
#[derive(Clone, Copy, PartialEq, Eq, Hash, Debug, PartialOrd, Ord)]
pub enum Bit {
    C0,
    C1,
    W(u32),
}

#[derive(Clone, Debug)]
pub struct Cell {
    pub typ: String,
    /// (連接埠名稱, 位元)；輸出埠是 "Y"（閘）、"O"（LUT）或 "Q"（正反器）
    pub conns: Vec<(&'static str, Bit)>,
    /// 單元參數（如 LUT_INIT，msb 優先）
    pub params: Vec<(&'static str, String)>,
}

#[derive(Clone)]
pub struct Port { pub name: String, pub dir: Dir, pub bits: Vec<Bit> }

#[derive(Clone)]
pub struct Netlist {
    pub name: String,
    pub ports: Vec<Port>,
    /// 具名網線（階層式名稱）
    pub nets: Vec<(String, Vec<Bit>)>,
    /// 組合單元依拓樸順序，接著是正反器
    pub cells: Vec<Cell>,
}

// 接腳 "NAME[i]" 是埠 NAME 的第 i 位
let mut groups: Vec<(&str, Vec<(usize, &Bit)>)> = vec![];
for (p, b) in &c.conns {
    let (base, i) = match p.split_once('[') {
        Some((n, r)) => (n, r.trim_end_matches(']').parse().unwrap_or(0)),
        None => (*p, 0),
    };
    // ...
}

/// 輸出接腳（通用、iCE40、vlib 單元；SKY130 的 X / LO / HI；ECP5 的 Z, S0, S1, COUT, DOA*, DOB*）
pub fn is_out(p: &str) -> bool {
    matches!(p, "Y" | "Q" | "O" | "CO" | "X" | "LO" | "HI" | "Z" | "S0" | "S1" | "COUT")
        || p.starts_with("RDATA") || p.starts_with("DOA") || p.starts_with("DOB")
}

$ reda sim counter.veryl                 # 跑測試平台；語言由副檔名決定
$ reda synth -o adder.json adder.veryl   # 合成成閘級網表
$ reda fpga --pnr veryl --pcf pins.pcf --bin top.bin top.veryl
$ reda asic --pdk sky130 --gds alu.gds alu.veryl
$ reda gatesim ice40 fifo.veryl          # 在合成後的網表上跑測試平台
$ reda emu --top Rv64Soc -o soc.wasm *.veryl
$ reda emu fir.fx                        # Fluxa 的測試
$ reda cc --run hello.c                  # 給 RISC-V SoC 的 C 程式
$ reda rvemu fw_payload.bin              # RV64 開發板模擬機
$ reda help [子指令]

./build.sh             # target/release/reda 與 web/dist（--no-web：只建 reda）
./test.sh              # 整個 workspace 的 cargo test、教學流程、模擬機、Fluxa 處理器、npm test
./test.sh --full       # 再加上 yosys 形式等價、nextpnr 流程（需要 OSS CAD Suite）
./run.sh serve         # 用本機伺服器開 web/dist 的 IDE