HDL 的下一個十年#

寫書最忌諱預言。所以我們不看水晶球，只看已經發生的趨勢，以及它們的物理慣性——下一個十年的 HDL，多半就長在這些趨勢的延長線上。

趨勢一：AI 輔助設計#

大語言模型已經能寫出可用的 Verilog 片段、補全 testbench、解釋別人留下的 RTL。真正的問題不是「AI 會不會寫硬體」，而是「什麼樣的語言最適合與 AI 協作」。兩個方向幾乎確定：其一，可機器驗證的輸出——AI 生成的 RTL 必須經過模擬與形式驗證把關，驗證自動化因此更重要而非更不重要；其二，語言的規則性——像 Veryl 這樣語法規整、內建 fmt、輸出可讀的語言，對 LLM 的生成與人類的 review 都更友善。人機分工的新常態可能是：AI 起草，人類審查，工具把關。

趨勢二：高階綜合的反覆起落#

HLS（high-level synthesis，從 C/C++ 直接合成硬體）不是新想法。1980 年代末就有行為綜合的研究；2000 年代商業化（如後來併入 Cadence 與 Synopsys 的工具）後一度被寄予厚望，但實務上始終受制於時序品質與除錯困難。2010 年代 Xilinx 的 Vitis HLS 讓它在 FPGA 與 AI 加速器領域找到了利基——資料流、可平行、對時脈不極端敏感的場合，HLS 的生產力優勢是真的。開源世界也出現了相應工具。歷史教訓很清楚：HLS 不會取代 RTL，但「RTL 骨架 + HLS 生成模組」的混合流程會越來越常見。抽象層次的戰爭沒有終點，只有陣地移動。

趨勢三：形式驗證平民化#

形式驗證曾是巨頭的奢侈品：需要專業語言（如 SystemVerilog Assertions 的 SVA 子集）與昂貴的商業工具。開源世界正在改寫這一點：SymbiYosys 以 Yosys 為基礎，提供了開源的 formal flow；assertion、cover、assume 的寫法進入了日常 RTL 開發。第 9 章的握手協定正是 formal 的最佳題材——「valid 拉高後不得撤回」這類不變量，用 assertion 一行就能鎖死。下一個十年，formal 從「專家技能」變成「像 lint 一樣的日常工具」，是明確的方向；而這也回過頭獎勵那些語意精確、適合形式化推理的語言設計。

趨勢四：開源 PDK 與矽民主化#

SKY130 之後，開源製程的版圖持續擴大；Tiny Tapeout 的參與人數持續成長；開源後端（OpenROAD）逐步逼近商業工具的品質。當「擁有一顆自己設計的晶片」的成本從百萬美元降到百美元，教育、研究、小眾應用的設計空間會被重新定義——正如個人電腦對大型主機的意義。配套的挑戰也真實：先進製程仍然封閉、封裝與測試仍是門檻、IP 授權仍需談判。民主化是真實的，但它是漸進的、沿著製程年齡向下滲透的。

趨勢五：HDL 標準化的未來#

IEEE 1364（Verilog）與 IEEE 1800（SystemVerilog）的標準更新越來越慢，業界的能量轉移到實作驅動的演進——Verilator、VCS、Questa 的方言差異，以及 UVM/cocotb 等驗證框架的持續演化。標準化的重心可能從「語言標準委員會」移向「工具與生態的事實標準」：誰的工具好用、誰的輸出被廣泛接受，誰就事實上定義語言。Veryl 走的正是這條路：不申請標準編號，以實作、文件與社群建立語言的穩定性承諾。

Veryl 的位置#

把五個趨勢疊起來看 Veryl：它是年輕的獨立語言，站在 SV 相容性的安全地帶，擁有現代工具鏈，輸出對人類與 AI 都友善，且誕生於開源 EDA 生態成熟的年代。它能否成為主流是開放問題，但它的路線圖與時代的方向一致：更低的門檻、更好的工具、更可信的輸出。硬體設計的下個十年，語言之爭還遠未結束——但對讀者而言，最重要的事已經確定：你現在擁有足夠的知識，去讀懂、評估並使用它們中的任何一個。這正是本書的目的。